Министерство образования Республики Беларусь БЕЛОРУССКИЙ НАЦИОНАЛЬНЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ Кафедра «Информационно-измерительная техника и технологии» И.Е. Зуйков Т.Л. Владимирова Н.В. Кондратюк ЭЛЕКТРОНИКА. ЦИФРОВАЯ ЭЛЕКТРОНИКА Методическое пособие Минск БНТУ 2011 Министерство образования Республики Беларусь БЕЛОРУССКИЙ НАЦИОНАЛЬНЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ Кафедра «Информационно-измерительная техника и технологии» И.Е. Зуйков Т.Л. Владимирова Н.В. Кондратюк ЭЛЕКТРОНИКА. ЦИФРОВАЯ ЭЛЕКТРОНИКА Методическое пособие для студентов заочной формы обучения специальности 1-38 02 03 «Техническое обеспечение безопасности» Минск БНТУ 2011 УДК 621.38.037.372:378.14(075.4) ББК 32.85я7 З 93 Р е ц е н з е н т Р.И. Воробей З 93 Зуйков, И.Е. Электроника. Цифровая электроника: методическое пособие для студентов заочной формы обучения специальности 1-38 02 03 «Тех- ническое обеспечение безопасности» / И.Е. Зуйков, Т.Л. Владими- рова, Н.В. Кондратюк. – Минск: БНТУ, 2011. – 243 с. ISBN 978-985-525-403-5. Пособие содержит краткий конспект лекций, а также контрольные вопросы и задачи по каждому разделу курса для самостоятельного изучения и проверки студентами своего понимания пройденного ма- териала. Рассматривается широкий круг вопросов, связанных с при- менением интегральных микросхем, которые являются основой для построения цифровых устройств в области приборостроения и техно- логии безопасности. УДК 621.38.037.372:378.14(075.4) ББК 32.85я7 ISBN 978-985-525-403-5 © Зуйков И.Е., Владимирова Т.Л. Кондратюк Н.В., 2011 © БНТУ, 2011 3 ОГЛАВЛЕНИЕ ВВЕДЕНИЕ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 1. ОСНОВЫ ЦИФРОВОЙ ЭЛЕКТРОНИКИ. . . . . . . . . . . . . . . 9 1.1. Простейшие способы получения цифрового сигнала. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 1.2. Простейшие способы контроля цифровых сигналов. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 1.3. Логические переменные, базовые операции между логическими переменными. . . . . . . . . . . . . . . . . . . . . . . 14 1.4. Числа, используемые в цифровой электронике. . . . . . . 16 1.5. Арифметические действия над двоичными числами. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 1.6. Переполнение. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 1.7. Цифровая интегральная схема. . . . . . . . . . . . . . . . . . . . 20 1.8. Упрощение и минимизация логических функций. . . . 23 1.9. Недоопределенная функция. . . . . . . . . . . . . . . . . . . . . . 26 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . . 27 Индивидуальные задания. . . . . . . . . . . . . . . . . . . . . . . . 27 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ. . . . . . . . . . . . . . . . . . . . . . . . . 30 2.1. Базовые логические элементы. . . . . . . . . . . . . . . . . . . . 30 2.2. Особенности работы логических элементов. . . . . . . . . 33 2.2.1. Совместимость входных и выходных сигналов. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 2.2.2. Нагрузочная способность. . . . . . . . . . . . . . . . . . . 34 2.2.3. Квантование (формирование) сигнала. . . . . . . . . 35 2.2.4. Помехоустойчивость. . . . . . . . . . . . . . . . . . . . . . . 37 2.2.5. Работоспособность в широкой области допусков и параметров. . . . . . . . . . . . . . . . . . . . . . . . . . . 38 2.2.6. Затухание переходных процессов за время одного такта. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 2.3. Основные характеристики логических элементов. . . . 40 2.4. Основные параметры логических элементов. . . . . . . . 42 2.4.1. Динамические параметры. . . . . . . . . . . . . . . . . . . 43 2.4.2. Статические параметры логических элементов. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 4 2.5. Особенности проектирования цифровых приборов. . . 47 2.6. Входы и выходы цифровых микросхем. . . . . . . . . . . . . 51 2.6.1. Входы микросхем. . . . . . . . . . . . . . . . . . . . . . . . . . 52 2.6.2. Выходы микросхем. . . . . . . . . . . . . . . . . . . . . . . . 52 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . . 60 Индивидуальные задания. . . . . . . . . . . . . . . . . . . . . . . . 61 3. ТРИГГЕРЫ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 3.1. Общие сведения. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 3.2. Принцип работы асинхронного триггера. . . . . . . . . . . . 65 3.2.1. Асинхронный RS триггер. . . . . . . . . . . . . . . . . . . 68 3.2.2. Асинхронный JK триггер. . . . . . . . . . . . . . . . . . . . 70 3.2.3. Асинхронный Т триггер. . . . . . . . . . . . . . . . . . . . . 71 3.3. Синхронные триггеры. . . . . . . . . . . . . . . . . . . . . . . . . . . 73 3.3.1. Состязания в асинхронных комбинационных и последовательных схемах. . . . . . . . . . . . . . . . . . . . . . . 73 3.3.2. Синхронный RS триггер. . . . . . . . . . . . . . . . . . . . 74 3.3.3. D триггер. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 3.4. Основные схемы включения триггеров. . . . . . . . . . . . . 78 3.4.1. Подавление дребезга контактов выключателя при помощи триггера. . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 3.4.2. Использование триггера в качестве флага процесса. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 3.4.3. Синхронизация с помощью триггера. . . . . . . . . . 81 3.4.4. Построение линий задержки с помощью триггера. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . . 84 Индивидуальные задания. . . . . . . . . . . . . . . . . . . . . . . . 85 4. РЕГИСТРЫ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 4.1. Общие сведения. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 4.2. Регистры хранения (памяти) . . . . . . . . . . . . . . . . . . . . . 95 4.2.1. Стробируемые регистры. . . . . . . . . . . . . . . . . . . . 97 4.2.2. Тактируемые регистры. . . . . . . . . . . . . . . . . . . . . 100 4.3. Регистры сдвига. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104 4.4. Способы вывода информации из регистра. . . . . . . . . . 111 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . . 113 Индивидуальное задание. . . . . . . . . . . . . . . . . . . . . . . . 115 5 5. СЧЕТЧИКИ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117 5.1. Общие сведения. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117 5.2. Счетчики с последовательным переносом (асинхронные счетчики) . . . . . . . . . . . . . . . . . . . . . . . . . 119 5.2.1. Суммирующие счетчики. . . . . . . . . . . . . . . . . . . . 120 5.2.2. Вычитающие счетчики. . . . . . . . . . . . . . . . . . . . . . 123 5.2.3. Увеличение разрядности асинхронных счетчиков. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126 5.2.4. Применение асинхронных счетчиков. . . . . . . . . . 126 5.3. Счетчики с параллельным переносом (синхронные счетчики) . . . . . . . . . . . . . . . . . . . . . . . . . . 127 5.3.1. Синхронные счетчики с асинхронным переносом. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129 5.3.2. Синхронные счетчики с синхронным переносом. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131 5.4. Счетчики с произвольным коэффициентом счета. . . . 134 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . . 136 Индивидуальные задания. . . . . . . . . . . . . . . . . . . . . . . . 137 6. ШИФРАТОРЫ И ДЕШИФРАТОРЫ. . . . . . . . . . . . . . . . . . . 140 6.1. Общие сведения. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140 6.2. Дешифраторы. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140 6.3. Шифраторы. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149 Индивидуальные задания. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149 7. МУЛЬТИПЛЕКСОРЫ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150 7.1. Мультиплексоры. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150 7.2. Демультиплексоры. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . . 154 Индивидуальные задания. . . . . . . . . . . . . . . . . . . . . . . . 154 8. КОМПАРАТОРЫ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154 8.1. Одноразрядный компаратор. . . . . . . . . . . . . . . . . . . . . . 154 8.2. Многоразрядный компаратор. . . . . . . . . . . . . . . . . . . . . 156 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . . 158 Индивидуальное задание. . . . . . . . . . . . . . . . . . . . . . . . . 158 9. СУММАТОРЫ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 9.1. Общие сведения. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159 6 9.2. Четвертьсумматор. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 9.3. Полусумматор. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163 9.4. Полный одноразрядный двоичный сумматор. . . . . . . . 164 9.5. Многоразрядные сумматоры. . . . . . . . . . . . . . . . . . . . . . 165 9.5.1. Последовательный многоразрядный сумматор. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165 9.5.2. Параллельный многоразрядный сумматор с последовательным переносом. . . . . . . . . . . . . . . . . . . 166 9.5.3. Параллельный многоразрядный сумматор с параллельным переносом. . . . . . . . . . . . . . . . . . . . . . . 167 9.6. Микросхемы многоразрядных сумматоров. . . . . . . . . . 168 9.7. Сумматоры групповой структуры. . . . . . . . . . . . . . . . . 170 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . . 172 Индивидуальные задания. . . . . . . . . . . . . . . . . . . . . . . . 172 10. ПРЕОБРАЗОВАТЕЛИ КОДОВ. . . . . . . . . . . . . . . . . . . . . . . . 173 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . . 176 11. ОДНОВИБРАТОРЫ И ГЕНЕРАТОРЫ. . . . . . . . . . . . . . . . . 176 11.1. Одновибраторы. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176 11.2. Генераторы. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . 185 12. ПАМЯТЬ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186 12.1. Общие сведения. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186 12.2. Типовые структуры и функциональные узлы микросхем памяти. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192 12.3. Условные графические обозначения микросхем памяти. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195 12.4. Применение ПЗУ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196 12.5. Применение ОЗУ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . 207 Индивидуальное задание. . . . . . . . . . . . . . . . . . . . . . . . 208 13. ЦИФРОВЫЕ И АНАЛОГО-ЦИФРОВЫЕ ПРЕОБРАЗОВАТЕЛИ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 13.1. Цифро-аналоговые преобразователи. . . . . . . . . . . . . . 209 13.2. Аналого-цифровые преобразователи. . . . . . . . . . . . . . 214 Контрольные вопросы. . . . . . . . . . . . . . . . . . . . . . . . . . 224 7 14. ТИПОВЫЕ СИТУАЦИИ ПРИ ПОСТРОЕНИИ УЗЛОВ И УСТРОЙСТВ НА СТАНДАРТНЫХ ИНТЕГРАЛЬНЫХ СХЕМАХ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225 14.1. Режимы неиспользуемых входов в логических элементах. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225 14.2. Режимы неиспользуемых логических элементов. . . . 227 14.3. Наращивание числа входов логических элементов. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227 14.4. Снижение нагрузок на выходах логических элементов. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228 14.5. Паразитные связи цифровых элементов по цепям питания. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229 14.6. Паразитные связи цифровых элементов по цепям питания. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231 14.6.1. Внешние помехи. . . . . . . . . . . . . . . . . . . . . . . . . 232 14.6.2. Токовые помехи. . . . . . . . . . . . . . . . . . . . . . . . . 232 14.6.3. Перекрестные помехи. . . . . . . . . . . . . . . . . . . . 233 14.6.4. Искажения сигналов в несогласованных линиях. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234 14.6.5. Линии передачи сигналов. . . . . . . . . . . . . . . . . 238 СПИСОК ЛИТЕРАТУРЫ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242 8 ВВЕДЕНИЕ Цифровая электроника является стремительно развивающейся областью современной электроники. Не только инженеры-электрон- щики, но и специалисты в других областях техники стремятся рас- ширить свои знания в этой области. Пособие освещает важную область электроники: принципы по- строения, свойства, схемотехнику, особенности применения цифро- вых интегральных микросхем. Основное внимание уделяется ясному для студента изложению материала. Цифровая электроника раскрывается последовательно: от кратких сведений об основах цифровой электроники до ее взаи- мосвязи с другими областями техники. Контрольные вопросы и задачи в конце каждой главы позволят студенту проверить знание пройденного материала. Основной задачей данного пособия является приучить студентов к принятому в данной области электроники цифровому мышлению, а целью – углубление и закрепление теоретических знаний по при- менению наиболее распространенных цифровых элементов, узлов и устройств, а также приобретение навыков работы с цифровыми ин- тегральными схемами и устройствами, построенными на их основе. 9 1. ОСНОВЫ ЦИФРОВОЙ ЭЛЕКТРОНИКИ Сигнал – это любая физическая величина (температура, давление воздуха, интенсивность света, сила тока и т. д.), изменяющаяся со временем. Благодаря такому изменению сигнал может нести в себе какую-то информацию. Все операции, производимые электронными устройствами над сигналами, можно условно разделить на три большие группы: обработка (или преобразование); передача; хранение. Аналоговый сигнал – это непрерывно меняющийся сигнал, кото- рый может принимать любые значения в определенных пределах (на- пример, напряжение может плавно изменяться в пределах от нуля до десяти вольт). Аналоговые сигналы и работающая с ними аналоговая электроника имеют большие недостатки, связанные с природой ана- логовых сигналов: чувствительны к действию всевозможных пара- зитных сигналов – шумов, наводок, помех. Со временем параметры всех аналоговых устройств изменяются из-за старения элементов, поэтому характеристики этих устройств не остаются постоянными. Шум – это внутренние хаотические слабые сигналы любого элек- тронного устройства (микрофона, транзистора, резистора и т. д.). Наводки и помехи – это сигналы, приходящие на электронную систему извне и искажающие полезный сигнал. Цифровой сигнал – это сигнал, который может принимать зна- чение 0 (низкое) или 1 (высокое) значение (рис. 1.1). За 0 принима- ется некоторый интервал значений напряжений от U0min (например, 0 В) до U0max (например, 0,8 В). Неопределено U t U1max Рис.1.1. U1min U0max U0max Рис. 1.1. Цифровой сигнал 10 За 1 принимается некоторый интервал значений напряжений от U1min (например, 2,4 В) до U 1 max (например, 5 В). Устройства, работающие исключительно с цифровыми сигнала- ми, называются цифровыми устройствами. Интервал значений от U0max до U 1 min является неопределенным, так как невозможно предсказать, как поведет себя схема при подаче на ее вход значений напряжений из этого диапазона: будут ли они восприняты как значение 0 или как значение 1. Неопределенный уровень доставляет много неприятностей при работе с электронны- ми схемами. В отличие от аналоговых цифровые сигналы, имеющие всего два разрешенных значения (0 и 1), гораздо лучше защищены от дей- ствия шумов, наводок и помех. Небольшие отклонения от разре- шенных значений никак не искажают цифровой сигнал, так как все- гда существуют зоны допустимых отклонений (рис. 1.2). Именно поэтому цифровые сигналы допускают гораздо более сложную и многоступенчатую обработку, гораздо более длительное хранение без потерь и гораздо более качественную передачу, чем аналоговые. К тому же поведение цифровых устройств всегда можно абсолютно точно рассчитать и предсказать. Рис. 1.2. Искажение шумами и наводками аналогового (слева) и цифрового (справа) сигналов 11 Цифровые устройства значительно меньше подвержены старе- нию, так как небольшое изменение их параметров никак не отража- ется на функционировании таких устройств. Кроме того, цифровые устройства проще проектировать и отлаживать. Однако у цифровых сигналов есть и крупный недостаток: на каждом из своих разрешенных уровней (0 или 1) цифровой сигнал должен оставаться хотя бы в течение какого-то минимального вре- менного интервала, иначе его невозможно будет распознать. Аналоговый сигнал может принимать любое свое значение бес- конечно малое время. Можно сказать и иначе: аналоговый сигнал определен в непрерывном времени (то есть в любой момент време- ни), а цифровой – в дискретном (то есть только в выделенные мо- менты времени). Поэтому максимально достижимое быстродействие аналоговых устройств всегда принципиально больше, чем цифровых. Аналого- вые устройства могут работать с более быстро меняющимися сиг- налами, чем цифровые. Скорость обработки и передачи информа- ции аналоговым устройством всегда может быть выше, чем ско- рость обработки и передачи цифровым устройством. Кроме того, цифровой сигнал передает информацию только дву- мя уровнями и изменением одного своего уровня на другой, а ана- логовый – еще и каждым текущим значением своего уровня, то есть он более емкий с точки зрения передачи информации. Поэтому для передачи того объема информации, который содержится в одном аналоговом сигнале, чаще всего приходится использовать несколь- ко цифровых сигналов (чаще всего от 4 до 16). Надо учитывать и то, что в природе все сигналы аналоговые, то есть для преобразования их в цифровые сигналы и обратного пре- образования, требуется применение специальной аппаратуры (ана- лого-цифровых и цифро-аналоговых преобразователей). 1.1. Простейшие способы получения цифрового сигнала На рис. 1.3 представлен способ получения цифрового сигнала с помощью механического переключателя. Пусть механический переключатель установлен на низкий уро- вень (U0). 12 5В 0 В t1 t2 t4 t3 t5 t6 неопределено 5В 0В высокий низкий В U t А за одно переключе ние ( из «0 » в «1») С + – 5В Рис. 1.3. Получение цифрового сигнала при помощи механического переключателя При установке механического переключателя на высокий уро- вень (U1) низкий уровень сразу сменяется высоким (точка A), затем из-за дребезга контактов – вновь низким уровнем (точка В) и снова высоким (точка С). Хотя такое переключение происходит за корот- кое время, некоторые быстродействующие электронные схемы, при- нимающие данный сигнал, воспринимают процесс как чередование низкого, высокого, низкого и снова высокого уровня, что может привести к некорректной работе всей принимающей схемы. На рис. 1.4 представлен способ получения цифрового сигнала с помощью кнопочного переключателя. + – выход Рис.1.4. Рис. 1.4. Получение цифрового сигнала с помощью кнопочного переключателя Если кнопка нажата, на выходе формируется высокий уровень – уровень 1. При отпущенной кнопке уровень напряжения на выходе является неопределенным, так как в цепи между выходом и источником пи- тания имеется разрыв. не определено за одно перек ение ( 0 1») 13 Такая схема может быть использована при необходимости фор- мирования только сигналов высокого уровня. На рис. 1.5 представлен способ получения цифрового сигнала с помощью одновибратора. + – выход Рис.1.5. Одновибратор Рис. 1.5. Получение цифрового сигнала с помощью одновибратора При нажатии кнопки на выходе формируется короткий импульс, длительность которого не зависит от того, как долго нажата кнопка. 1.2. Простейшие способы контроля цифровых сигналов На рис. 6.1 индикатором цифрового сигнала служит светоизлу- чающий диод. Резистор R ограничивает ток, проходящий через све- тодиод, до безопасной величины. Рис. 1.6. Контроль цифрового сигнала светоизлучающим диодом Если переключатель находится в верхнем положении, то на анод светодиода подается напряжение в 5 В, светодиод включен в пря- + – Рис.1.6. R D 14 мом направлении, проходящий через него ток возрастает и возника- ет свечение. На рис. 1.7 представлена схема, в которой светоизлучающий инди- катор управляется транзистором. Преимущество такой схемы – мень- ший ток, потребляемый транзистором с входа контролируемой схемы. + – Рис. 1.7. R2 +15В R1 D T Рис. 1.7. Управление индикатором с помощью транзистора Если переключатель включен в верхнее положение, то на базу транзистора подается напряжение, достаточное для его открытия. В цепи коллектора протекает ток, что обеспечивает индикацию сигна- ла высокого уровня. 1.3. Логические переменные, базовые операции между логическими переменными Одна и та же задача может решаться аналоговыми или цифро- выми методами. Цифровые устройства, решающие задачу, аналогичную с анало- говыми устройствами, содержат гораздо большее число элементов. Вместо одной линии обработки информации требуется N линий. Цифровые устройства кажутся довольно сложными, однако они основаны на принципе многократного повторения относительно прос- тых базовых логических схем. Связи между этими схемами строят- ся на основе чисто формальных методов. Даже самые сложные пре- 15 образования цифровой информации в конечном счете сводятся к простейшим операциям над сигналами 0 и 1. Инструментом такого построения служит булева алгебра, кото- рая называется также алгеброй логики. В отличие от переменной в обычной алгебре логическая перемен- ная в булевой алгебре имеет только два значения – «истинность» и «ложность», которые называются логическим нулем и логической единицей. В качестве обозначений используются «1» и «0». Существуют три основные (базовые) операции между логически- ми переменными: 1. конъюнкция (логическое умножение), иначе – операция И; 2. дизъюнкция (логическое сложение), иначе – операция ИЛИ; 3. инверсия (логическое отрицание), иначе – операция НЕ. Введем условные обозначения: F – значение выходного сигнала; Х1 и Х2 – значения входных сигналов. Тогда базовые логические операции можно записать в виде, пред- ставленном в табл. 1.1. Таблица 1.1 Операция Логическое выражение Определение Конъюнкция F = Х1 Х2 = Х1 Х2 Значение функции И истинно (рав- но 1) тогда и только тогда, когда все ее аргументы (Х1 и Х2) равны 1, т. е. истинны Дизъюнкция F = Х1 + Х2 = Х1 Х2 Значение функции ИЛИ истинно (равно 1) тогда, когда хотя бы один из ее аргументов (Х1 или Х2, или Х1 и Х2) равны 1, т. е. истин- ны Инверсия ___ F = Х1 Значение F истинно тогда, когда аргумент (Х1) является ложным Применительно к логическим операциям существуют теоремы, приведенные в табл. 1.2. 16 Таблица 1.2 Наименование Для умножения Для сложения Коммутативный закон Х1Х2 = Х2Х1 Х1 + Х2 = Х2 + Х1 Ассоциативный закон Х1(Х2Х3) = (Х1Х2)Х3 Х1 + (Х2 + Х3) = = (Х1 + Х2) + Х3 Дистрибутивный закон Х1(Х2 + Х3) = = Х1Х2 + Х1Х3 Правило повторения ХХ = Х Х + Х = Х Правило отрицания 0XX 1XX Правило двойного от- рицания хх)( Теорема де Моргана 2121 хххх 2121 хххх Операции с 0 и 1 Х 1 = 1 Х 0 = 0 10 Х + 1 = 1 Х + 0 = Х 01 Многие из этих теорем известны из алгебры чисел. Однако неко- торые теоремы для чисел несправедливы; кроме того, понятие «ин- версия» (отрицание) для чисел вообще не определено. С помощью выражений алгебры логики можно вычислить ре- зультаты логических операций для всех возможных значений вход- ных переменных и определить их таблицы истинности. 1.4. Числа, используемые в цифровой электронике Возможность применения булевой алгебры для решения задач анализа и синтеза цифровых устройств обусловлена аналогией по- нятий и категорий этой алгебры и двоичной системы счисления, которая положена в основу представления преобразуемых устрой- ством сигналов. Двоичная система счисления – это система с основанием 2 (две цифры: 0 и 1) относится к позиционной системе счисления (в зави- симости от расположения цифры в числе цифра имеет разный вес). 17 Символы десятичной системы соответствуют символам двоич- ной системы счисления: 0 => 0; 1 => 1; 2 => 10; 3 => 11; 4 => 100; 5 => 101; 6 => 110; 7 => 111; 8 => 1000; 9 => 1001. Двоичное число можно преобразовать в десятичное, используя соответствующий вес разряда двоичного числа. Обратное преобразование (из десятичного числа в двоичное) вы- полняется путем деления каждого промежуточного частного на два. При этом каждый неделимый конечный остаток дает очередную цифру для искомого двоичного числа. Деление происходит до тех пор, пока частное не будет равно нулю. Двоичное число представляет собой полученные остатки, запи- санные в порядке от последнего к первому, как показано на примере. 13 : 2 = 6 1 1 Остаток 1 6 : 2 = 3 0 2 => 11012 Остаток 0 3 : 2 = 1 1 4 Остаток 1 1 : 2 = 0 1 8 Остаток 1 В цифровых устройствах используется также шестнадцатеричная система счисления. Она является вспомогательной и используется при подготовке задач к решению. За основание шестнадцатеричной системы принято число 16. Она является избыточной по отношению к десятичной системе. Помимо цифр от 0 до 9 в шестнадцатеричной системе счисления использу- 1 1 0 0 1 1 2 = 1∙2 0 + 1∙21 + 0∙22 + 0∙23 + 1∙24 + 1∙25 = 5110 18 ются буквы А(10), B(11), C(12), D(13), E(14), F(15). Каждая цифра или буква кодируется четырьмя двоичными разрядами. Цифровые устройства должны иметь возможность обрабатывать как положительные, так и отрицательные двоичные числа. Для работы с отрицательными или положительными цифрами используется так называемый знаковый разряд (старший разряд). Положительное число кодируется 0 в знаковом разряде ([0]00102). Перевод из двоичной системы в шестнадцатеричную систему Перевод из шестнадцатеричной системы в двоичную систему 1010.11002 AC16 2F16 => 00101111 => 1011112 Отрицательное число –1. Для упрощения выполнения операций над отрицательными дво- ичными числами используются коды, приведенные в табл. 1.3. Таблица 1.3 Наименование Значение Пояснения Прямой код [Х]пр [X]пр = [1]00101 Обратный код [Х]обр [X]обр = [1]11010 Обратный код отрицательного числа формируется по следую- щему принципу: в знаковый раз- ряд заносится 1, а все остальные разряды меняются на обратные по отношению к прямому коду этого числа Дополнительный код [Х]доп [X]доп = 1]11011 Дополнительный код отрицатель- ного числа формируется по сле- дующему принципу: младший разряд обратного кода склады- вается с 1 19 Дополнительный код иначе называют дополнением до двух или полным, например: [X]пр = [0]10012 = 1 2 0 + 0 2 1 + 0 2 2 + 0 2 3 + 0 2 4 = 1 + 8 = 910; [X]обр = [1]01102 = 0 2 0 + 1 21 + 1 22 + 0 23 – 1 24 = 2 + 4 – 16 = –1010; [X]доп = [1]01112 = 1 2 0 + 1 21 + 1 22 + 0 23 – 1 24 = 1 + 2 + 4 – 16 = –910. 1.5. Арифметические действия над двоичными числами Арифметические действия над двоичными числами приведены в табл. 1.4. Таблица 1.4 Операция Правила Пример Сложение 0 + 0 = 0 0 + 1 = 1 1 + 0 = 1 1 + 1 = 0 (1 переноса в следующий разряд) + 101012 010012 111102 Вычитание 0 – 0 = 0 1 – 0 = 1 0 – 1 = 1 (заем из старшего разряда) 1 – 1 = 0 – 101012 010012 011002 Умножение В цифровой технике умножение реализу- ется методами, удоб- ными с точки зрения технической реали- зации 0∙0 = 0 0∙1 = 0 1∙0 = 0 1∙1 = 1 01102 01012 0110 0000 0110 0000 0011110 Деление В цифровой технике деление выполняется раз- ными методами: многократным вычитанием 20 (простейший метод), методом без восстанов- ления 1.6. Переполнение Понятие «переполнение» является важным в цифровой электронике. Пусть мы работаем с 4-разрядными двоичными числами, то есть максимальное число, которое мы можем получить в результате ариф- метических операций, это 11112 (1510). Числа, например 10 и 8, при такой разрядности сложить уже нельзя – будет перенос в разряд, которого не существует: 1010 + 1000 = [1]0010. Поэтому в цифровой электронике необходимо предусматривать меры контроля переполнения и индикации (или вообще прекраще- ния вычислений) ошибки. 1.7. Цифровая интегральная схема Элементной базой современных цифровых устройств и систем являются цифровые интегральные схемы. Цифровая интегральная схема (ИС) – это микроэлектронное из- делие, изготовленное методами интегральной технологии (чаще по- лупроводниковой), заключенное в самостоятельный корпус и выпол- няющее определенную функцию преобразования дискретных (циф- ровых) сигналов. ИС (рис. 1.8) обязательно имеет следующие выводы («ножки»): выводы питания: общий («земля») и напряжения питания. Дан- ные выводы на схемах обычно не показываются; выводы для входных сигналов («входы»), на которые посту- пают внешние цифровые сигналы; вывод или выводы для выходных сигналов («выходы»), на ко- торые выдаются цифровые сигналы из самой микросхемы. Каждый вывод имеет свой номер, например «Uп» – 14, «Общий» – 7 и т. д. 21 Каждая микросхема тем или иным способом преобразует после- довательность входных сигналов в последовательность выходных сигналов или сигнал. ВыходыВходы Uп Общий Рис. 1.8. Рис. 1.8. Интегральная схема Способ преобразования чаще всего описывается: логическим выражением; в виде таблицы (таблицы истинности), которая отображает зна- чение выходного сигнала (сигналов), соответствующее конкретно- му набору значений входных сигналов; в виде временных диаграмм, то есть графиков зависимости во времени значений выходного сигнала (сигналов) от значений вход- ных сигналов. Если Х1 и Х2 – входные сигналы, F – выходной сигнал, то при- меры описания способов преобразования для операции «Конъюнк- ция» можно представить в видах, приведенных в табл. 1.5. Таблица 1.5 Логическое выражение Таблица истинности Диаграмма 22 F = Х1 Х2 = = Х1 Х2 Х1 Х2 F 0 0 0 0 1 0 1 0 0 1 1 1 U t Х1 Х2 F ИС может содержать несколько одинаковых цифровых элемен- тов (узлов), которые выполняют одну и ту же функцию. В зависи- мости от сложности выполняемого преобразования таких элементов в интегральной схеме может быть разное количество. Например, элементов, выполняющих операцию «Коньюнкция» над двумя входными сигналами (Х1, Х2) в ИС, – четыре, а элементов, выполняющих операцию «Конъюнкция» над тремя входными сиг- налами (Х1, Х2, Х3) в ИС, – три (рис. 1.9). & - обозначение операции «Коньюнкция» & & & & & & & – обозначение операции «Конъюнкция» Рис. 1.9. Элементы, выполняющие операцию «Конъюнкция» Как уже говорилось, все цифровые микросхемы работают с логи- ческими сигналами, имеющими два разрешенных уровня напряже- ния. Один из этих уровней называется уровнем логической единицы (или единичным уровнем), а другой – уровнем логического нуля (или 23 нулевым уровнем). Чаще всего логическому нулю соответствует низ- кий уровень напряжения, а логической единице – высокий уровень. В этом случае говорят, что принята «положительная логика». Однако при передаче сигналов на большие расстояния и в си- стемных шинах микропроцессорных систем порой используют и обратное представление, когда логическому нулю соответствует высокий уровень напряжения, а логической единице – низкий уро- вень. В этом случае говорят об «отрицательной логике». В данном пособии речь будет идти о положительной логике. 1.8. Упрощение и минимизация логических функций Сложность логической функции, а отсюда – сложность и стои- мость реализующей ее схемы пропорциональны числу операций и числу вхождений перемещений или их отрицаний. Логическая функция может быть упрощена с помощью аксиом и теорем алгебры логики, однако такие преобразования требуют гро- моздких выкладок и навыков. На практике для упрощения логических выражений, описываю- щих работу устройства, применяют карты Карно. Рассмотрим булево выражение ABBABAF . Для реализации данного выражения необходимы два инвертора, три конъюнктора (И) и один дизъюнктор (ИЛИ). Упростим данное логическое выражение: BABABBAAABF )( . Таким образом, все логическое выражение сведено к логической операции ИЛИ (конъюнктор). Карта Карно представляет собой графическое изображение всех возможных наборов значений аргументов, каждый минтерм изобра- жается на карте виде клетки. Карта образуется путем такого расположения клеток, при кото- ром минтермы, находящиеся в соседних клетках, отличаются зна- чением одной переменной. 24 Карты Карно для двух переменных имеют вид, представленный на рис. 1.10, а. 1 3 2 4 B B A A 1 1 1 B B A A 1 1 1 B B A A а б с Рис. 1.10. Упрощение логического выражения с помощью карты Карно Минимизируем исходное логическое выражение посредством применения карт Карно. Проставим 1 в карту Карно в те клетки, которые соответствуют наборам функции присутствующим в логическом выражении. Отыскание минимальной формы сводится к максимальному склеи- ванию по некоторому аргументу – по В – вертикаль – и по А – гори- зонталь. Соседние 1 объединим контуром (рис. 1.10, в). Возможно объ- единение двух, четырех, восьми и т. д. единиц, стоящих в соседних клетках, кроме этого карта Карно может быть свернута в горизон- тальный или вертикальный цилиндры или шар, что также позволяет объединить 1, стоящие в соседних крайних клетках свернутых карт. Так как у нас два контура, то новое выражение будет состоять из двух членов, связанных функцией ИЛИ. Для нижнего контура аргумент А встречается с B и В, но в соот- ветствии с правилом булевой алгебры аргументы B и В дополняют друг друга и их можно опустить, то есть остается только аргумент А. В результате значение функции также будет сведено к логиче- ской операции ИЛИ. Рассмотрим пример построения карты Карно на три переменные. Пусть дано логическое выражение CBACBABCAABCCBAF . Карта Карно и результат минимизации представлены на рис. 1.11. 25 1 1 1 1 СС AВ 1 AВ AВ AВ F = A +BC Рис. 1.11. Пример карты Карно для трех переменных Рассмотрим пример построения карты Карно на четыре перемен- ные (рис. 1.12). 1 1 1 СD AВ 1 1 AВ AВ AВ 1 1 1 1 1 СD СD СD Шар - BD AD AD F = AD + BD + AD Рис. 1.12. Карта Карно на четыре переменные В рассмотренных примерах осуществлялась минимизация по еди- нице, однако в некоторых случаях более удобной может оказаться ми- нимизация по нулю. Пример такого случая представлен на рис. 1.13. 0 0 0 0 СD AВ 0 0 0 0 AВ AВ AВ 1 1 1 0 0 1 0 1 СD СD СD Минимизация по нулю F = C + AB + BD 26 Минимизация по единице F = BC + ACD Рис. 1.13. Минимизация по нулю Минимизация по нулям показана штрихпунктирной линией, а по единицам – сплошной. При минимизации по нулям получается отрицательная функция при постановке отрицания с двух сторон. Используя теорему Де Моргана, можно перейти к положитель- ной функции и реализовать полученное значение на требуемых ло- гических элементах: DBABCF : DBABCF ; DBABCF 1.9. Недоопределенная функция Функция называется частично определенной (недоопределен- ной), если ее значение на некоторых наборах запрещено или неко- торые наборы не используются в работе схемы. Значение функции на таких наборах можно задать по своему усмот- рению (1 или 0), то есть доопределить функции. Доопределение функ- ции не отразится на работе устройства, но облегчит его реализацию. При минимизации недоопределенных булевых функций в картах Карно, которые соответствуют запрещенным наборам, ставят про- черки, которые могут доопределяться единицей или нулем для удоб- ства конкретной минимизации. Пример минимизации недоопределенной функции показан на рис. 1.14. 27 А В С F 0 0 0 1 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 - 1 0 1 - 1 1 0 1 1 1 1 - 1 1 0 1 С AВ - - 1 - AВ AВ AВ С 1 1 0 1 С AВ - - 1 - AВ AВ AВ С 1 1 а б F = C +B в Рис. 1.14. Минимизация недоопределенной функции: а – таблица истинности; б – карта Карно с нанесенными минтермами; в – доопределение карты Карно 1.10. Контрольные вопросы 1. Что собой представляет цифровой аналоговый сигнал? 2. Что собой представляет цифровой сигнал? 3. Недостатки и достоинства устройств, работающих с аналого- выми сигналами. 4. Недостатки и достоинства устройств, работающих с цифро- выми сигналами. 5. Как можно получить цифровой сигнал? 6. Как можно проконтролировать значение цифрового сигнала? 7. Назовите основные операции над логическими переменными. 8. Напишите логическое выражение операции «Конъюнкция» над переменными Х1, Х2, Х3. 9. Напишите логическое выражение операции «Дизъюнкция» над переменными Х1, Х2, Х3. 10. Напишите правило «отрицания» для умножения и сложения. 11. Напишите коммутативный закон для умножения и сложения. 12. Какая система счисления называется двоичной? 13. Какая система счисления называется шестнадцатеричной? 14. Как формируется обратный код отрицательного числа? 15. Как формируется дополнительный код отрицательного числа? 16. Что такое переполнение? 28 17. Что такое интегральная схема? 18. Какие выводы имеет интегральная схема? 19. Как можно описать способ преобразования входных сигналов в выходной? 1.11. Индивидуальные задания Вариант индивидуального задания указывает преподаватель. Используя диаграмму входных значений, изобразите значение функции F. Варианты даны в табл. 1.6. Таблица 1.6 Ва- риант Преобразуйте двоичное число в десятичное и шестнадцате- ричное Напишите обр. и доп. коды положительного числа Составьте таблицу истинности следующего логического выражения F В.1 101011110000 00110101 F = X1 + X2 Рис. 1.15, а В.2 100001100111 00111100 F = X1 + X2 В.3 110010000101 01000100 F = X1 + X2 В.4 110001010010 00110001 F = X1 + X2 В.5 100001000001 00110010 F = X1 X2 Рис. 1.15, б В.6 010001111100 10001110 F = X1 X2 В.7 111001110110 10010010 F = X1 X2 В.8 100010101010 10001111 F = X1 X2 В.9 100111111101 00111000 F = X1 X2 + X3 Рис. 1.15, в В.10 100111000111 10011001 F = X1+X2 + X3 В.11 100010101111 10100001 F = X1+X2 X3 В.12 110101000101 00110000 F = X1 X2 X3 В.13 010001000101 00110011 F = X1 X2 + X3 Рис. 1.15, г 29 В.14 100100001111 10001111 F = X1+X2 + X3 В.15 100001000001 01100010 F = X1+X2 X3 В.16 111111111000 01000101 F = X1 X2 X3 В.17 001100011111 00011110 F = X1+ X2+ X3 Рис. 1.15, д В.18 100011010101 00111001 F = X1+ X2+ X3 В.19 010100001110 01010001 F = X1+ X2 X3 В.20 011011110111 00111001 F = X1 X2+ X3 U t Х1 Х2 F t t U Х1 Х2 F t t t а б U Х1 Х2 F t t t tХ3 U Х1 Х2 F t t t tХ3 в г U Х1 Х2 F t t t tХ3 30 д Рис. 1.15. Варианты заданий 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ 2.1. Базовые логические элементы Логические функции (конъюнкция, дизъюнкция, инверсия) мо- гут быть реализованы с помощью электронных схем – логических элементов (табл. 2.1.). Таблица 2.1 Наиме- нование Логическое выражение Условное обозначение Таблица истинности Диаграмма работы Конъ- юнктор (элемент И) F = Х1 Х2 & Х1 Х2 F 0 0 0 0 1 0 1 0 0 1 1 1 U t Х1 Х2 F Дизъ- юнктор (элемент ИЛИ) F = Х1 + Х2 1 Х1 Х2 F 0 0 0 0 1 1 1 0 1 1 1 1 U t Х1 Х2 F Инвертор (элемент НЕ) ___ F = Х1 1 Х1 F 0 1 1 0 U t Х1 F Помимо логических функций в цифровой электронике имеется набор логических элементов (ЛЭ), реализующих функции, с помо- щью которых могут быть получены все остальные функции булевой 31 алгебры (например, конъюнкция, дизъюнкция, инверсия). Такой набор называется базовым (табл. 2.2.). Таблица 2.2 Наиме- нова- ние Логическое выражение Условное обозначение Таблица истинности Диаграмма работы Эле- мент И-НЕ F = Х1 Х2 & Х1 Х2 F 0 0 1 0 1 1 1 0 1 1 1 0 U t Х1 Х2 F Эле- мент ИЛИ- НЕ F = Х1 + Х2 1 Х1 Х2 F 0 0 1 0 1 0 1 0 0 1 1 0 U t Х1 Х2 F Преобразование функции ИЛИ (дизъюнкция) к базовому эле- менту И-НЕ осуществляется с помощью теоремы Де Моргана. Преобразование функции ИЛИ к базовому элементу ИЛИ-НЕ осуществляется согласно правилу двойного отрицания (рис. 2.1). F = X1 + X2 = X1 X2 F = X1 + X2 = X1 + X2 & & & X1 X2 F F X1 X2 1 1 а б 32 Рис. 2.1. Реализация функции ИЛИ с помощью базового элемента И-НЕ (а) и базового элемента ИЛИ-НЕ (б) Преобразование функция И (конъюнкция) к базовому элементу ИЛИ-НЕ и И-НЕ представлено на рис. 2.2. F = X1 X2 = X1 + X2 F= X1 X2 = X1 X2 1 1 1 X1 X2 F F X1 X2 && а б Рис. 2.2. Реализация функции ИЛИ с помощью базового элемента И-НЕ (а) и базового элемента ИЛИ-НЕ (б) Преобразование функция НЕ (инверсия) к базовому элементу ИЛИ-НЕ и И-НЕ представлено на рис. 2.3. Функция НЕ реализуется элементом И-НЕ или ИЛИ-НЕ при объединении их входов. Исполь- зуется правило повторения. F = X1 = X1 Х1 F = X1 = X1 + X2 FX1 & FX1 1 а б Рис. 2.3. Реализация функции НЕ с помощью базового элемента И-НЕ (а) и базового элемента ИЛИ-НЕ (б) Использование наборов базисных элементов позволяет изготав- ливать на кристалле только одинаковые элементы, реализуя различ- ные функции только их определенной коммутацией. Другой причиной может служить, например, то, что для опреде- ленных типов логических элементов их электрические характери- 33 стики зависят от вида реализуемой функции. Так, для КМОП ИС элементы ИЛИ-НЕ характеризуются большим быстродействием и помехоустойчивостью, чем элементы И-НЕ. Наряду с обозначениями U1 и U0 могут быть использованы и обозначения высокого и низкого уровней напряжения соответ- ственно как Н (High) и L (Low). Одни и тe же преобразования логических переменных можно за- дать в различных формах: с помощью операций И, ИЛИ, НЕ (булевский базис); операций И-НЕ- (базис Шеффера); операции ИЛИ-НЕ (базис Пирса). Выбор базиса зависит от простоты реализации той или иной опе- рации с помощью электрических схем данной схемотехнологии. Чаше всего встречаются базисы Шеффера и Пирса. 2.2. Особенности работы логических элементов В логических схемах информация, представленная двоичными сигналами «0» и «1», многократно преобразуется и разветвляется, проходит последовательно по длинной цепочке логических элемен- тов (ЛЭ), каждый из которых нагружен на n подобных элементов и имеет m информационных входов (рис. 2.4). ЛЭ 1 2 m ЛЭ 1 2 m ЛЭ 1 2 m ЛЭ 1 2 m ЛЭ 1 2 m ЛЭ 1 2 m Рис. 2.4. Фрагмент логической цепи 34 Для нормального функционирования таких сложных логических схем необходимо, чтобы каждый ЛЭ безошибочно выполнял свои функции при самых различных комбинациях нагрузок на входе и вы- ходе, независимо от положений в логической цепи и длины межэле- ментных связей. При этом должно быть обеспечено неискаженное логическое преобразование двоичной информации, в то время как искажения формы и уровней выходных сигналов существенного зна- чения не имеют, если эти искажения находятся в пределах зон отоб- ражения (разброса) уровней двоичных сигналов «0» и «1» и не при- водят к потере информации или сбоям в работе последующих ЛЭ. Сложность логических схем и множество сочетаний входных сигналов и нагрузок не позволяют рассчитывать на индивидуальное согласование и регулировку ЛЭ в процессе изготовления, наладки и эксплуатации цифрового прибора. В связи с этим для обеспечения работоспособности цифрового прибора необходимо, чтобы ЛЭ об- ладал рядом функциональных свойств. 2.2.1. Совместимость входных и выходных сигналов В логических схемах цифровых приборов логические элементы со- единены так, чтобы выход каждого элемента работал на один или не- сколько входов других элементов, в том числе и на свои собственные входы. Для нормального функционирования таких цепей должна быть обеспечена совместимость уровней сигналов «0» и «1» (рис. 2.5). U t “1” “0" Рис. 2.5. Зоны отображения уровней сигнала «0» и «1» 2.2.2. Нагрузочная способность Для построения разветвленных логических цепей необходимо, что- бы каждый ЛЭ обладал определенной нагрузочной способностью по входу и выходу, то есть мог работать по нескольким логическим 35 входам и одновременно управлять несколькими входами других ЛЭ (см. рис. 2.4). Нагрузочную способность принято выражать коэффициентом раз- ветвления по выходу Краз и коэффициентом объединения по входу Коб. Под коэффициентом разветвления по выходу Краз понимают наибольшее число входов ЛЭ, которые можно подключить к выхо- ду данного ЛЭ, не вызывая искажений формы и амплитуды сигнала, выходящих за границы зон отображения «0» и «1». Коэффициент объединения по входу Коб равен допустимому числу входов ЛЭ. Со стороны входа каждый ЛЭ представляет собой нелинейную нагрузку, характер и значение которой определяется комбинацией и значением сигналов на других входах этого же элемента и разбро- сом параметров схемы ЛЭ. В реальной логической схеме каждый ЛЭ может быть нагружен на разное число других ЛЭ и соединен с ними линиями связи раз- ной длины и конфигурации. В результате условия работы ЛЭ в раз- ных схемах могут существенно отличаться, что не должно приво- дить к нарушению их функционирования. 2.2.3. Квантование (формирование) сигнала В логических схемах цифровых приборов информационные сиг- налы проходят последовательно по длинной цепочке ЛЭ. Для нормального функционирования логических схем необходи- мо, чтобы сигнал, проходя через каждый ЛЭ, имел некоторые стан- дартные амплитудные и временные параметры (амплитуду, длитель- ность фронтов) и существенно не изменял их. Для этого требуется, чтобы ЛЭ обладал определенными форми- рующими свойствами. Наиболее полно формирующие свойства ЛЭ определяются амплитудной передаточной характеристикой Uвых = = f(Uвх) (рис. 2.6). 36 Uвх Uвых “0" Uв ых =U вх “0" “1” “1” Uкв К В Uкв А Рис. 2.6. Амплитудная передаточная характеристика неинвертирующего ЛЭ Рассмотрим процесс квантования сигнала на примере цепочки неинвертирующих ЛЭ (см. рис. 2.6). Точка А соответствует нижне- му уровню сигнала «0», а точка В – верхнему уровню сигнала «1». Точка К разграничивает две области сигналов: с амплитудой Uвх меньше порога квантования и с амплитудой Uвх больше Uкв. Сигналы с амплитудой Uвх < Uкв асимптотически стремятся к нижнему уровню (точка А), а сигналы с амплитудой Uвх > Uкв – к верхнему уровню (точка В) (рис. 2.7). ЛЭ1 ЛЭ2 ЛЭ3 Uвых1 Uвых2 Uвых3 Uвх1 Uвх2 Uвх3 а Uвх Uвых “0" К 0 Uкв А Uвых1 Uвых2 Uвх1Uвх2Uвх3 0 Uвх Uвых “1” К В Uкв Uвх1 Uвых1 Uвх2 Uвых2 Uвх3 б в Рис. 2.7. Квантование сигналов «0» и «1» в цепочке ЛЭ: а – цепочка логических элементов; б – квантование сигнала «0» (Uвх < Uкв); в – квантование сигнала «0» (Uвх > Uкв) 37 Соответственно сигналы с амплитудой меньше Uкв затухают, а сигналы с амплитудой больше Uкв усиливаются в цепочке логиче- ских элементов до стандартного сигнала. Таким образом при распространении по цепочке ЛЭ входной сигнал с амплитудой ниже или выше порога квантования Uкв асимптотически приближается к одному из уровней двоичного сиг- нала («0» или «1»), то есть квантуется. При проектировании логических схем цифровых приборов важ- но обеспечить минимальный разброс амплитудных передаточных характеристик ЛЭ при изменении окружающей температуры и напряжений питания, чтобы избежать появления в них сигналов нестандартной формы и сбоев. Разброс амплитудных передаточных характеристик ЛЭ однознач- но определяет зоны отображения уровней сигналов «0» и «1» и до- пустимый уровень помех в логических цепях. 2.2.4. Помехоустойчивость При работе цифровых приборов недопустимы даже кратковремен- ные искажения информации, так как они могут привести к ошибкам в конечных результатах. Поэтому ЛЭ должны обладать высокой поме- хоустойчивостью, то есть нечувствительностью к действию помех при нулевом («0») и единичном уровнях входных сигналов. Помехи в цифровых приборах обычно имеют характер кратко- временных импульсов. Различают внутренние и внешние помехи. К внешним помехам относятся помехи от промышленной сети электропитания, сильноточных переключателей и т. д. Как правило, амплитуда и длительность внешних помех не зависят от параметров ЛЭ и определяются мощностью и спектром электромагнитного из- лучения внешнего источника и экранирующими свойствами кон- струкций и линий связи. Уровень внешних помех должен учиты- ваться при конструировании цифрового прибора и внешних линий связи. К внутренним помехам относятся такие, амплитуда и длитель- ность воздействия которых находится в прямой зависимости от ам- плитуды и длительности фронтов сигналов ЛЭ, то есть помехи от 38 ЛЭ и соединяющих их линий связи. Чем больше амплитуда рабочих сигналов ЛЭ, тем больше амплитуда внутренних помех, и наоборот. Для избавления от помех в электронных приборах необходимо обеспечить определенную зону помехоустойчивости ЛЭ. Зона устойчивости ЛЭ определяется его амплитудной передаточ- ной характеристикой (рис. 2.8, а) как разность между порогом кван- тования Uкв и соответствующими уровнями сигналов «0» и «1»: Uпом 0 = │Uкв – UА│, Uпом 1 = │Uкв – UВ│. Если помеха не достигает порога квантования, то на выходе появ- ляется сигнал помехи с амплитудой меньшей, чем на входе. Такая по- меха, пройдя через несколько последовательно включенных ЛЭ, быст- ро затухает и не вызывает искажения информации в логической цепи. 2.2.5. Работоспособность в широкой области допусков и параметров Требование работоспособности ЛЭ в широкой области допусков на параметры определяется прежде всего требованиями высокой надежности и взаимозаменяемости однотипных логических элемен- тов в цифровых приборах. 0 Uвх Uвых а) К В А Кu б) Uвх I II III I’ II’ 1 39 Рис. 2.8. Зоны помехоустойчивости ЛЭ (I′, II′′), ЛЭ с обратной связью (I, II), зона переключения ЛЭ (III) Большое число одновременно работающих в цифровом приборе логических элементов, отсутствие элементов регулировки и наст- ройки, необходимость обеспечения непрерывной безотказной рабо- ты в течение длительного времени при колебаниях окружающей температуры и напряжения питания, а также при наличии разброса параметров и старения элементов – все это требует достаточно большой области допустимых отклонений параметров ЛЭ, то есть большой области их работоспособности. Условия работоспособности ЛЭ определяются обычно уравне- ниями вида yi = Fi (X1, X2, X3, …, Xn) >< Yi, где X1, X2, X3, …, Xn – параметры компонентов, источников питания и нагрузки ЛЭ; yi – параметры ЛЭ; Yi – нормы, определяющие допустимую границу изменения па- раметров ЛЭ. 2.2.6. Затухание переходных процессов за время одного такта ЛЭ должен сохранять работоспособность (то есть выполнять фи- зические и логические функции) при изменении частоты переклю- чения вплоть до максимальной тактовой частоты. Для этого необходимо, чтобы переходные процессы в ЛЭ и цепях связи при каждом переключении полностью затухали за время одно- го такта синхронизации и к моменту прихода последующего пере- ключающего сигнала устанавливался статический режим (рис. 2.9, а). 40 Uвх t Uвых t tуст < Т0 0 tуст Т0 Uвх t Uвых t tуст > Т0 0 tуст Т0 а б Рис. 2.9. Переходный процесс в ЛЭ без накопления (а) и с накоплением (б) Накопление переходных процессов приводит, как правило, к умень- шению нагрузочной способности и помехоустойчивости, амплиту- ды и длительности сигналов и в результате – к искажению инфор- мации и снижению надежности. Поскольку эффект накопления имеет место лишь при высокой частоте переключения, нарушение работоспособности ЛЭ обычно носит кратковременный характер и проявляется в виде единичных и перемежающихся сбоев, обнаружение которых затруднительно. Поэтому при выборе ЛЭ и максимальной тактовой частоты сле- дует обеспечивать полное затухание переходных процессов в ЛЭ и межэлементных цепях связи за время одного такта. 2.3. Основные характеристики логических элементов Амплитудная передаточная характеристика Uвых = F(Uвх) определяет формирующие свойства ЛЭ, его помехоустойчивость, амплитуду и уровни стандартного сигнала. Вид характеристики зависит от типа логического элемента (ТТЛШ, n-МОП, ЭСЛ и т. д.) и может изменяться в определенных пределах в зависимости от разброса параметров схем, изменений напряжения питания, нагрузки, температуры окружающей среды. Рассмотрим типовую амплитудную передаточную характеристи- ку инвертирующего ЛЭ (рис. 2.10). 41 0 Uвх Uвых К В АU н вых пор U в вых пор Uв ых =U вх Uкв U н вых пор Uкв U в вых пор U н вх пор U в вх пор U н пом (U н пом)′ (U в пом)′ U в пом U л min 1 2 Рис. 2.10. Амплитудная передаточная характеристика инвертирующего ЛЭ В статическом состоянии выходной сигнал ЛЭ может находиться либо на верхнем Uв, либо на нижнем Uн уровне напряжения. Верх- ний (Uв) и нижний (Uн) уровни логических сигналов находятся как точки пересечения амплитудной передаточной характеристики (кри- вая 1) с ее зеркальным отображением (кривая 2) относительно пря- мой единичного усиления Uвых = Uвх. Разность Uввых – U н вых является логическим перепадом Uл выход- ных уровней ЛЭ. Зоны статической помехоустойчивости ЛЭ по нижнему уровню (Uнпом)′ и верхнему (U в пом)′ уровням напряжения в комбинационных логических цепях определяются выражениями: (U н пом)′ = Uкв – U н вых пор; (Uвпом)′ = U в вых пор – Uкв, где (Uнпом)′ и (U в пом)′ характеризуют максимально допустимые уровни статической помехи на входе ЛЭ в комбинационных логических цепях; Uнвых пор – выходное логическое напряжение нижнего уровня; Uввых пор – выходное логическое напряжение верхнего уровня. 42 Однако из-за наличия схем с положительной обратной связью в технической документации на все интегральные схемы зоны стати- ческой помехоустойчивости по входу ограничиваются входными пороговыми напряжениями Uнвх пор – по нижнему уровню; U в вх пор – по верхнему уровню. Эти пороговые напряжения называются соответственно порого- выми напряжениями зоны переключения (порог зоны переключения) нижнего уровня и пороговым напряжением зоны переключения верхнего уровня. В зоне переключения, заключенной между пороговыми напряже- ниями, работа ЛЭ в статическом режиме запрещается. Таким образом статическая помехоустойчивость ЛЭ по нижнему уровню входного сигнала определяется выражением Uнпом = U н вх пор – U н вых пор, а по верхнему уровню входного сигнала – выражением Uвпом = U в вых пор – U в вх пор. Максимальная помехоустойчивость ЛЭ по нижнему и верхнему уровням достигается при идеальной амплитудной передаточной ха- рактеристике, для которой Uнвх пор = U в вых пор = Uкв. Входная характеристика Iвх = F(Uвх) – зависимость входного тока ЛЭ от входного напряжения определяет нагрузочную способ- ность ЛЭ и режим работы линий связи. Выходная характеристика Uвых = F(Iвых) – зависимость выход- ного напряжения ЛЭ от выходного тока нагрузки. Эта характери- стика в совокупности с входной позволяет определить нагрузочную способность ЛЭ, режим его работы и способ согласования переход- ных процессов в линиях связи. 2.4. Основные параметры логических элементов Конструктивно-технологическая реализация цифровых ИС во мно- гом определяет их основные технические параметры – быстродей- 43 ствие, потребляемую мощность, устойчивость к внешним дестаби- лизирующим факторам. Различают следующие основные виды (типы) конструктивно-тех- нологического исполнения ИС: биполярные ИС, ИС на основе МОП транзисторов, ИС на основе комбинированной биполярно-компле- ментарной (КМОП) технологии. ИС на основе р-МОП обладают самой низкой стоимостью, одна- ко имеют невысокие быстродействие и нагрузочную способность, не сопрягаются со стандартными ТТЛ-микросхемами. ИС на основе n-МОП характеризуются высокой степенью инте- грации и быстродействием, однако обладают низкой нагрузочной способностью при сравнительно высокой потребляемой мощности, хотя могут сопрягаться с ТТЛ-микросхемами. ИС на основе КМОП-транзисторов обладают высоким быстродей- ствием, очень низкой потребляемой мощностью и высокой помехо- устойчивостью, сопрягаются со стандартными ТТЛ-микросхемами. Цифровые ИС на основе ЭСЛ-технологии (эмиттерно-связанной технологии) отличаются сверхвысоким быстродействием, однако обладают высокой потребляемой мощностью, требуют специаль- ных внешних схем для сопряжения ИС других типов. Цифровые ИС на основе интегральной инжекционной логики (И2Л) характеризуются самой высокой степенью интеграции, низ- кой потребляемой мощностью, высоким быстродействием, сопря- гаются с другими типами ИС. Цифровые ИС на основе технологии транзисторно-транзистор- ной логики с диодами Шоттки (ТТЛШ) обладают более низким по сравнению с ЭСЛ ИС быстродействием, однако рассеивают мень- шую мощность, обеспечивая высокие характеристики нагрузочной способности, помехоустойчивости. КМОП ИС имеют лучшие черты биполярных (высокое быстро- действие и нагрузочную способность) и КМОП ИС (низкая потреб- ляемая мощность и высокая помехоустойчивость). Различают статические и динамические параметры ЛЭ. 2.4.1. Динамические параметры С помощью снятых характеристик определяют следующие основ- ные параметры элементов: нагрузочную способность, помехоустой- 44 чивость, быстродействие, величины U0 и U1, потребляемую мощ- ность и т. п. Нагрузочная способность, или коэффициент разветвления по вы- ходу, показывает максимальное количество аналогичных элементов, которые могут подключаться своими входами к выходу элемента при сохранении его работоспособности. Иногда критерием работоспо- собности может быть сохранение требуемого быстродействия. Помехоустойчивость есть невосприимчивость ЛЭ к действию наложенных на входной сигнал отклонений (помех), величина кото- рых лежит в заданных пределах. Если отклонения наложены на нуле- вой входной сигнал, то это будет помеха нуля. Если же отклонения наложены на единичный сигнал, то это будет помеха единицы. Быстродействие ЛЭ при переключении определяется электри- ческой схемой, технологией изготовления и характером нагрузки. Для идентификации измерений динамических параметров в тех- нической документации на ИС приводятся параметры эквивалент- ной нагрузки, устанавливаются требования к амплитуде и длитель- ности фронта входного сигнала. Уровни отсчета напряжений для определения динамических па- раметров устанавливаются относительно выходных пороговых напряжений «1» и «0» (рис. 2.11). Основными динамическими параметрами ЛЭ являются задержка распространения сигнала tзд р при переключении и длительность по- ложительного (нарастающего) и отрицательного (спадающего) фрон- тов tф выходного сигнала. 45 Uвх t Uвых t t 01 ф 0 0 U н вых пор t 10 зд р t 10 зд р t 01 зд р t 01 зд р t 10 ф 0,1U л U л 0 ,9 U л Рис. 2.11. Входной и выходной сигналы неинвертирующего элемента Задержка распространения сигнала при переходе выходного напряжения от «1» к «0» t10зд р (при положительной логике это соот- ветствует отрицательному фронту, при отрицательной – положи- тельному фронту выходного сигнала) определяется как интервал времени между фронтами входного и выходного сигналов ЛЭ, из- меренного по заданному уровню. Задержка распространения сигнала при переходе выходного напряжения от «0» к «0» t01зд р (при положительной логике это соот- ветствует положительному фронту, при отрицательной – отрица- тельному фронту выходного сигнала) определяется как интервал вре- мени между фронтами входного и выходного сигналов ЛЭ, изме- ренный по заданному уровню. Для положительной логики более положительное значение напряжения (высокий уровень) соответствует логической «едини- це», а менее положительное значение напряжения (низкий уровень) – логическому «нулю». Для отрицательной логики менее положительное значение напряжения (низкий уровень) соответствует логической «единице», а более положительное значение напряжения (высокий уровень) – логическому «нулю». 46 Задержки распространения (t10зд р, t 01 зд р) измеряются, как прави- ло, по уровню 0,5 (Uввых пор, U н вых пор). При расчете временной задержки последовательно включенных логических элементов используется средняя задержка распростра- нения сигнала ЛЭ: τзд р ср = (t 10 зд р + t 01 зд р)/2. Длительность фронта выходного сигнала при переходе напряже- ния из «1» в «0» (t10ф) для положительной логики соответствует от- рицательному фронту, для отрицательной логики – положительно- му фронту. Длительность фронта выходного сигнала при переходе напряже- ния из «0» в «1» (t01ф) для положительной логики соответствует по- ложительному фронту, для отрицательной логики – отрицательному фронту. Длительность положительных и отрицательных фронтов измеря- ется по уровням 0,1 и 0,9 (см. рис. 2.11). В простейшей модели динамические свойства элемента отража- ются введением в его выходную цепь элемента задержки сигнала на фиксированное время t3 (рис. 2.12). & tз Х1 Х2 F Рис.2.12 Рис. 2.12. Простейшая модель элемента В силу простоты такая модель находит применение на практике, несмотря на то, что она является грубой и не учитывает ряд следую- щих существенных факторов: технологического разброса задержек элементов; зависимости их от направления переключения элемента (из 0 в 1 или из 1 в 0); зависимости их от емкостной нагрузки, которая может быть резко выраженной, например, для элементов КМОП задержка про- порциональна емкости нагрузки; 47 простейшая модель также не учитывает фильтрующих свойств реальных элементов, благодаря которым короткие входные импуль- сы, обладающие малой энергией, не способны вызвать переключе- ние элемента. 2.4.2. Статические параметры логических элементов Статические параметры ЛЭ определяют условия формирования и значения напряжений высокого и низкого уровней на выходе ЛЭ, его нагрузочную способность, потребляемую мощность при заданных напряжениях питания, нагрузке и температуре окружающей среды. К статическим параметрам ЛЭ относятся: входные и (U0вх, U1вх) выходные (U0вых, U1вых) напряжения ло- гического «0» и логической «1»; входные (U0вх пор, U1вх пор) и выходные (U0вых пор, U1вых пор) поро- говые напряжения логического «0» и логической «1» (см. рис. 2.10); входные и выходные токи логического «0» и «1» (I0вх, I1вх, I0вых, I1вых); токи потребления в состоянии логического «0» и «1» (I0пот, I1пот); потребляемая мощность (Рпот). Входной ток ЛЭ задается для неблагоприятного режима работы в пределах допустимых температур окружающей среды и напряжения питания как для уровня «0» (I0вх), так и для уровня «1» (I 1 вх). Выходные токи I0вых, I 1 вых характеризуют нагрузочную способ- ность ЛЭ. Втекающие токи имеют положительный знак, вытекаю- щие – отрицательный. Помехоустойчивость определяется относи- тельно этих токов. Поэтому увеличение коэффициента разветвления приводит к снижению помехоустойчивости. Входной ток логической «1» I1вх определяется как входной ток при напряжении логической 1 на входе ЛЭ. Входной ток логического «0» I0вх определяется как входной ток при напряжении логического «0» на входе ЛЭ. Выходной ток логической «1» I1вых определяется как выходной ток при напряжении логической «1» на выходе ЛЭ. Выходной ток логического «0» I0вых определяется как выходной ток при напряжении логического «0» на выходе ЛЭ. 48 Ток, потребляемый от источника питания ЛЭ (Iпот), зависит от типа ЛЭ. Например, для ЛЭ ЭСЛ он почти постоянный, если не учитывать нагрузку, и не зависит от его состояния. Для ТТЛ ЛЭ ток имеет разные значения для состояния «0» и «1». Мощность, потребляемая ЛЭ от источника питания, определяет- ся как i n i i IUP 1 пот , где Ui – напряжение i-го источника питания; Ii – ток в соответствующей цепи питания. Если потребляемая мощность зависит от выходного напряжения «0» (Р0пот) или «1» (Р 1 пот), то в качестве основного параметра ис- пользуют среднюю потребляемую мощность: Рпот = (Р 0 пот + Р 1 пот)/2. Для ЛЭ, потребляющих значительную мощность при переклю- чении, средняя потребляемая мощность в технической документа- ции задается в виде зависимости Рпот ср = f(Fимп), где Fимп – частота следования импульсов. 2.5. Особенности проектирования цифровых приборов При разработке цифрового прибора используются следующие модели представления цифровых схем: логическая модель; модель с временными задержками; модель с учетом электрических эффектов (или электрическая модель). Первая модель применима для всех цифровых схем, работающих с низкой скоростью, в которых быстродействие не принципиально. Вторая модель учитывает задержки срабатывания логических эле- ментов. Ее применение необходимо для всех быстродействующих 49 устройств и для случая одновременного изменения нескольких вход- ных сигналов. Третья модель учитывает входные и выходные токи, входные и выходные сопротивления и емкости элементов. Эту модель надо применять при объединении нескольких входов и выходов, при пе- редаче сигналов на большие расстояния и при нетрадиционном включении логических элементов (с переводом их в аналоговый или в линейный режимы). На рис. 2.13 на примере простейшего логического элемента – инвертора – показаны три модели представления этого цифрового «прибора». Рис. 2.13. Три модели представления цифрового устройства Из рисунка видно, что в первой логической модели (1) считается, что элемент срабатывает мгновенно, любое изменение уровня вход- ного сигнала сразу же, без всякой задержки приводит к изменению уровня выходного сигнала. Во второй модели (2) выходной сигнал изменяется с некоторой задержкой относительно входного. В третьей модели (3) выходной сигнал не только задерживается по сравнению с входным, но и его изменение происходит не мгно- венно – процесс смены уровней сигнала (или, как говорят, фронт сигнала) имеет конечную длительность. Кроме того, третья модель учитывает изменение уровней логических сигналов. В начале проектирования используется первая модель, а затем для некоторых узлов применяется вторая или (реже) третья модель. 50 При этом первая модель вообще не требует никаких цифровых расчетов, для нее достаточно только знание таблиц истинности или алгоритмов функционирования микросхем. Вторая модель предполагает расчет (по сути, суммирование) вре- менных задержек элементов на пути прохождения сигналов (рис. 2.14). В результате этого расчета может выясниться, что требуется внесе- ние изменений в схему. Рис. 2.14. Суммирование задержек элементов Расчеты по третьей модели могут быть различными, в том числе и довольно сложными, но в большинстве случаев они все-таки сво- дятся всего лишь к суммированию входных и выходных токов ло- гических элементов (рис. 2.15). Рис. 2.15. Суммирование входных токов элементов В результате этих расчетов может выясниться, что требуется при- менение микросхем с более мощными выходами или включение дополнительных элементов. Следовательно проектирование цифровых приборов принципи- ально отличается от проектирования аналоговых, при котором слож- ные расчеты абсолютно неизбежны. Разработчик цифровых приборов имеет дело только с логикой, логическими сигналами и с алгоритмами работы цифровых микро- схем. А что происходит внутри этих микросхем, для него практиче- ски не имеет значения. 51 Справочные данные на цифровые микросхемы обычно содержат большой набор параметров, каждый из которых можно отнести к одному из трех перечисленных уровней представления, к одной из трех моделей. Например, таблица истинности микросхемы (для простых мик- росхем) или описание алгоритма ее работы (для более сложных микросхем) относится к первой логической модели. Величины задержек логических сигналов между входами и выхо- дами относятся ко второй модели. Типичные величины задержек со- ставляют от единиц до десятков наносекунд (1 нс = 10–9 с). Величины задержек для разных микросхем могут быть различными, поэтому в справочниках всегда указывается максимальное значение. Необходимо также помнить, что задержка при переходе выход- ного сигнала из единицы в нуль, как правило, отличается от за- держки при переходе выходного сигнала из нуля в единицу. Уровни входных и выходных токов, а также уровни входных и выходных напряжений относятся к третьей модели. К этой модели также относятся величины внутренней емкости входов микросхемы (обычно от единиц до десятков пикофарад) и допустимая величина емкости, к которой может подключаться выход микросхемы, то есть емкость нагрузки CL (порядка 100 пФ). К этой модели можно отне- сти также такие параметры, как допустимое напряжение питания мик- росхемы Ucc и максимальный ток, потребляемый микросхемой (Icc). Например, может быть задано 4,5 В < Ucc < 5,5 В; Icc < 100 мА. К третьей модели относится ряд параметров, которые часто упоми- наются в литературе, но не всегда приводятся в справочных таблицах: порог срабатывания – уровень входного напряжения, выше ко- торого сигнал воспринимается как единица, а ниже – как нуль; помехозащищенность – характеризует величину входного сигнала помехи, накладывающегося на входной сигнал, который еще не может изменить состояние выходных сигналов; коэффициент разветвления – число входов, которое может быть подключено к данному выходу без нарушения работы. Стандартная величина коэффициента разветвления при использовании микро- схем одного типа (одной серии) равна 10; нагрузочная способность – параметр выхода, характеризующий величину выходного тока, которую может выдать в нагрузку дан- 52 ный выход без нарушения работы. Чаще всего нагрузочная способ- ность прямо связана с коэффициентом разветвления. Таким образом, большинство справочных параметров микросхе- мы относится к третьей модели (к модели с учетом электрических эффектов). 2.6. Входы и выходы цифровых микросхем Характеристики и параметры входов и выходов цифровых мик- росхем определяются прежде всего технологией и схемотехникой их внутреннего строения. Для разработчика цифровых устройств любая микросхема представляет собой «черный ящик», внутренно- сти которого знать не обязательно. При разработке важно только четко представлять себе, как пове- дет себя та или иная микросхема в данном конкретном включении, будет ли она правильно выполнять требуемую от нее функцию. Чаще применяются две технологии цифровых микросхем: ТТЛ (TTL) и ТТЛШ (TTLS) – биполярная транзисторно-тран- зисторная логика и ТТЛ с диодами Шоттки; КМОП (CMOS) – комплементарные транзисторы со структу- рой «металл–окисел–полупроводник». Различаются они типами используемых транзисторов и схемо- техническими решениями внутренних каскадов микросхем. В статическом режиме или на небольших рабочих частотах мик- росхемы КМОП потребляют значительно меньший ток от источни- ка питания, чем такие же микросхемы ТТЛ (или ТТЛШ). На 2.16 показаны примеры схем входных и выходных каскадов микросхем, выполненных по этим технологиям. а б Рис. 2.16. Входной и выходной каскады микросхем ТТЛШ (а) и КМОП (б) 53 2.6.1. Входы микросхем. Разработчику цифрового устройства достаточно считать, что при подаче на вход сигнала логического нуля из этого входа вытекает ток, не превышающий I1min, а при подаче сигнала логической еди- ницы в этот вход втекает ток, не превышающий I1max. Особым случаем является ситуация, когда какой-нибудь вход не подключен ни к одному из выходов – ни к общему проводу, ни к шине питания (так называемый висящий вход). Иногда возможности микросхемы используются не полностью, то есть на некоторые входы не подается сигналов. При этом микро- схема может не работать или работать нестабильно, так как ее пра- вильное включение подразумевает наличие на всех входах логиче- ских уровней, пусть даже и неизменных. Поэтому неиспользуемые входы рекомендуется подключать к на- пряжению питания микросхемы Uсс или к общему проводу (к земле) в зависимости от того, какой логический уровень необходим на этом входе. Для некоторых серий микросхем, выполненных по технологии, неиспользуемые входы надо подключать к напряжению питания не напрямую, а только через резистор определенной величины. При таком включении одного резистора достаточно на 20 входов. На неподключенных входах микросхем ТТЛ формируется напряжение около 1,5–1,6 В, которое иногда называют висячим по- тенциалом. Обычно этот уровень воспринимается микросхемой как сигнал логической единицы, но рассчитывать на это не стоит. Потенциал, образующийся на неподключенных входах микро- схем КМОП, может восприниматься микросхемой и как логический нуль, и как логическая единица. Все входы надо куда-то подключать. Неподключенными допус- кается оставлять только те входы (ТТЛ, а не КМОП), состояние ко- торых в данном включении микросхемы не имеет значения. 2.6.2. Выходы микросхем Существует три разновидности выходных каскадов, значительно различающихся как по своим характеристикам, так и по областям применения: 54 стандартный выход или выход с двумя состояниями (обозна- чается 2С, 2S, ТТЛ, TTL) или, иначе, логический выход; выход с открытым коллектором (обозначается ОК, OC); выход с тремя состояниями или выход с возможностью отклю- чения (обозначается 3С, 3S). Стандартный (2С) выход имеет всего два состояния: логиче- ский нуль (U0) и логическая единица (U1), причем оба они активны, то есть выходные токи в обоих этих состояниях (I0min и I 0 max) могут достигать заметных величин. Выходное сопротивление логического выхода стремятся сделать малым, способным развивать большие токи для перезарядки ем- костных нагрузок и, следовательно, получения высокого быстро- действия элемента. Этот тип выхода имеет большинство логических элементов, используемых в комбинационных цепях. Такой выход можно считать состоящим из двух выключателей, которые замыкаются по очереди (рис. 2.17, а), причем замкнутому верхнему выключателю соответствует логическая единица на выхо- де, а замкнутому нижнему – логический нуль. X1 X2 . . . Ucc T1 T2... ... F Iпотребления t Iимп «0» «1» а б с Рис. 2.17. Стандартный выход 2С Особенность таких выходов состоит в том, что их нельзя соеди- нять параллельно: во-первых это создает логическую неопределенность, так как в точке соединения выхода, формирующего логическую единицу, и выхода, формирующего логический нуль, не будет нормального ре- зультата; во-вторых, при соединении выходов, находящихся в различ- ных логических состояниях, возникло бы «противоборство». Вслед- ствие малых величин выходных сопротивлений уравнительный ток 55 при этом может достигать достаточно большой величины, что мо- жет вывести из строя элементы выходной цепи. Схемы логических выходов элементов ТТЛ(Ш) и КМОП подоб- ны двухтактным каскадам – в них оба фронта выходного напряже- ния формируются с участием активных транзисторов, работающих противофазно, что обеспечивает малые выходные сопротивления при любом направлении переключения выхода (рис. 2.17, б). Вторая особенность логического выхода двухтактного типа свя- зана с протеканием через транзистор коротких импульсов тока при переключениях из одного логического состояния в другое. Эти токи протекают от источника питания на общую точку «землю». В статических состояниях таких токов быть не может, так как тран- зисторы Т1 и Т2 работают в противофазе и один из них всегда заперт. Однако в переходном процессе из-за некоторой несинхронности переключения транзисторов возникает кратковременная ситуация, в которой проводят оба транзистора, что и порождает короткий им- пульс сквозного тока значительной величины (рис. 2.17, с). Выход с открытым коллектором. Элементы с открытым кол- лектором имеют выходную цепь, заканчивающуюся одиночным тран- зистором, коллектор которого не соединен с какими-либо цепями внутри микросхемы (рис. 2.18, а). Транзистор управляется от предыдущей части схемы элемента так, что может находиться в насыщенном или запертом состоянии. Насыщенное состояние тран- зистора трактуется как отображение логического нуля, запертое – как логической единицы. Вых X2 . . . Ucc T X1 & Ucc X1 X2 &X3 X4 &Xm-1 Xm . . . F а б в Рис. 2.18. Выход с открытым коллектором 56 Поэтому для формирования высокого уровня напряжения на вы- ходе элементов с открытым коллектором (типа ОК) требуется под- ключение внешних резисторов величиной порядка сотен ом (или другие нагрузки), соединенных с источником питания. Выход с открытым коллектором ОК можно считать состоящим из одного выключателя, замкнутому состоянию которого соответ- ствует сигнал логического нуля, а разомкнутому – отключенное, пассивное состояние (рис. 2.18, б). Несколько выходов типа ОК можно соединять параллельно, под- ключая их к общей для всех выходов цепочке Ucc–R (рис. 2.18, в). При этом можно получить режим поочередной работы на общую линию, как и для элементов с тремя состояниями, если активным будет лишь один элемент, а выводы всех остальных окажутся за- пертыми. Если же разрешить активную работу элементов, выходы которых соединены, то можно получить дополнительную логиче- скую операцию, называемую операцией монтажной логики. При реализации монтажной логики высокое напряжение на об- щем выходе возникает только при запирании всех транзисторов, так как насыщение хотя бы одного из них снижает выходное напряже- ние до уровня U0 = Uкэн. То есть для получения логической единицы на выходе требуется единичное состояние всех выходов: выполня- ется монтажная операция И. Поскольку каждый элемент выполняет операцию Шеффера над своими входными переменными, общий результат окажется следующим: F = X1X2 X3X4 … Xm–1 Xm = X1X2 + X3X4 + … + Xm–1 Xm. При использовании элементов с ОК в магистрально-модульных структурах требуется разрешать или запрещать работу того или ино- го элемента. Для элементов типа ОК в качестве входа ОЕ может быть использован один из обычных входов элемента. Если речь идет об элементе И-НЕ, то, подавая на любой из входов, можно запре- тить работу элемента, поставив его выход в разомкнутое состояние независимо от состояния других входов. Уровень 1 на этом входе разрешит работу элемента. Положительной чертой элементов с ОК при работе в магистально- модульных системах является их защищенность от повреждений из- за ошибок управления, приводящих к одновременной выдаче на 57 шину нескольких слов, а также возможность реализации дополни- тельных операций монтажной логики. Недостатком таких элементов является большая задержка пере- ключения из 0 в 1. При этом переключении происходит заряд вы- ходной емкости сравнительно малым током резистора R. Сопротив- ление резистора нельзя сделать слишком малым, так как это при- влекло бы к большим токам выходной цепи в статике при насы- щенном состоянии выходного транзистора. Поэтому положитель- ный фронт выходного напряжения формируется относительно мед- ленно с постоянной времени RC. До порогового напряжения (до середины полного перепада напря- жения) экспоненциально изменяющийся сигнал изменится за время 0,7RC, что и составляет задержку tз 01. При работе с элементами типа ОК проектировщик должен задать сопротивление резистора R, которое не является стандартным, а определяется для конкретных условий. Анализ статических режи- мов задает ограничения величины сопротивления R снизу и сверху. Значение сопротивления резистора R выбирается в этом диапазоне с учетом быстродействия схемы и потребляемой ею мощности. Ограничение снизу величины сопротивления резистора R связа- но с тем, что ее уменьшение может вызвать перегрузку насыщенно- го транзистора по току. На рис. 2.19, а показан режим, в котором нулевое состояние выхода схемы обеспечивается элементом 1 с ОК. Из этого рисунка видно, что через элемент 1 протекает суммарный ток, складывающийся из токов резистора, входных токов логиче- ских элементов (ЛЭ1…ЛЭn) и токов запертых транзисторов элемен- тов с ОК 2, …, m, то есть Iвых.0 = IR + nIвх.0 + (m – 1)IZ ≈ IR + nIвх.0, где Iвх.0 – входные токи элементов приемников сигнала при низком уровне выходных напряжений; IZ – токи запертых выходов ОК (обычно пренебрежимо малые); IR = (Ucc – U0)/R. Чтобы ток выхода элемента 1 не превысил допустимого значе- ния, следует соблюдать условие R (Ucc – U0)/(IВых.0 max – nIВх.0 max). 58 & U1 Ucc R IR & & . . . ЛЭ1 ЛЭ2 ЛЭm . . . IВх.1 IВх.1 IВх.1 Iz Iz Iz 1 2 m & U0 Ucc R IR & & . . . ЛЭ1 ЛЭ2 ЛЭm . . . IВх.0 IВх.0 IВх.0 Iz Iвых0 Iz 1 2 m а б Рис. 2.19. Схемы для расчета минимального (б) и максимального (а) значений сопротивлений внешней цепи с открытым коллектором Ограничение сверху величины сопротивления резистора R свя- зано с необходимостью гарантировать достаточно низкий уровень напряжения U1, формируемого в схеме при запертом состоянии всех выходов элементов с ОК. Из схемы рис. 2.19, б видно, что U1 = Ucc – IRR. В то же время IR = mIZ + nIВх.1 max. Из полученных выражений следует R (Ucc – UВых.1 min)/(mIZ + nIВх.1 max) , где UВых.1.min – паспортный параметр элемента. Имея границы диапазона значений сопротивления R, полученные, как показано выше, проектировщик должен выбрать некоторое кон- кретное его значение. Выбор вблизи нижней границы улучшает быст- родействие схемы, а выбор вблизи верхней – потребляемую мощность. 59 Выход с тремя состояниями очень похож на стандартный вы- ход, но к двум состояниям добавляется еще и третье – пассивное, в котором выход можно считать отключенным от последующей схе- мы. Такой выход можно считать состоящим из двух переключате- лей (рис. 2.20, а), которые могут замыкаться по очереди, давая ло- гический нуль и логическую единицу, но могут и размыкаться од- новременно. Третье состояние называется высокоимпедансным или Z-состоянием. Для перевода выхода в третье Z-состояние использует- ся специальный управляющий вход, обозначаемый OE (рис. 2.20, б) (Output Enable – разрешение выхода) или EZ (Enable Z-state). 1 Вых Вх ОЕ 1 Вых Вх ОЕ а б в Рис. 2.20. Выход с тремя состояниями При наличии разрешения (ОЕ = 1) элемент работает как обычно, выполняя свою логическую операцию, а при его отсутствии (ОЕ = 0) переходит в состояние «отключено». Входы типа 3С можно соединять параллельно (рис. 2.20, в) при условии, что в любой момент времени активным может быть только один из них. В этом случае отключенные выходы не мешают актив- ному формированию сигнала в точке соединения выходов. Эта воз- можность позволяет применять элементы 3С в магистрально-мо- дульных микропроцессорных и других системах, где многие источ- 60 ники информации поочередно пользуются одной и той же линией связи (рис. 2.21). Рис. 2.21. Шинная организация связей Объединение выходов цифровых микросхем также совершенно необходимо при шинной (или магистральной) организации связей между цифровыми устройствами. При шинной организации связей все сигналы между устройства- ми передаются по одним и тем же линиям (проводам), но в разные моменты времени (это называется временным мультиплексирова- нием). В результате количество линий связи резко сокращается, а правила обмена сигналами существенно упрощаются. Группа линий (сигналов), используемая несколькими устрой- ствами, как раз и называется шиной. Понятно, что объединение вы- ходов в этом случае совершенно необходимо, ведь каждое устрой- ство должно иметь возможность выдавать свой сигнал на общую линию. К недостаткам шинной организации относится прежде всего невысокая скорость обмена сигналами. Используя микросхемы с тремя состояниями по выходу можно создавать магистрали с двунаправленными потоками информации, а также уплотнять каналы передачи данных (рис. 2.22). 1 Вых1 Вх1 ОЕ Z ОЕ Z Вых2 Вх2 ОЕ 1 Вых1/Вх2 Вх1/Вых2 ОЕ Z ОЕ Z ОЕ 61 а б Рис. 2.22. Использование МС с тремя состояниями по выходу: а – работа на общую нагрузку; б – двухсторонняя передача информации Элементы типа 3С сохраняют такие достоинства элементов с ло- гическим выходом, как быстродействие и высокая нагрузочная спо- собность. 2.7. Контрольные вопросы 1. Изобразите условное обозначение инвертора, напишите его таб- лицу истинности и логическое выражение, которым описывается работа инвертора. 2. Изобразите условное обозначение конъюнктора, напишите его таблицу истинности и логическое выражение, которым описывается его работа. 3. Изобразите условное обозначение дизъюнктора, напишите его таблицу истинности и логическое выражение, которым описывается его работа. 4. Какие элементы называются базовыми? 5. Нарисуйте условное обозначение базового логического элемен- та И-НЕ, напишите его таблицу истинности и логическое выраже- ние, которым описывается его работа. 6. Нарисуйте условное обозначение базового логического эле- мента ИЛИ-НЕ, напишите его таблицу истинности и логическое вы- ражение, которым описывается его работа. 7. Напишите теорему Де Моргана для сложения и умножения. 8. Что такое нагрузочная способность? Какие параметры ее определяют? 9. Напишите выражения определяющие зоны статической поме- хоустойчивости ЛЭ по нижнему (Uнпом)′ и верхнему (U в пом)′ уровням напряжения. 10. Покажите на амплитудной передаточной характеристике (рис. 2.10) Uнвых пор и U в вых пор. Что обозначают эти значения? 11. Какие параметры ЛЭ относятся к динамическим? 12. Какая логика называется положительной, а какая отрицательной? 13. Что определяют параметры t10зд р, t01зд р? Покажите значения этих параметров для положительной логики на рис. 2.11. 62 14. Как определяется средняя задержка распространения сигнала ЛЭ (τзд р ср)? 15. Какие параметры ЛЭ относятся к статическим параметрам? 16. Что определяют параметры U0вх, U1вх? 17. Что определяют параметры U0вых, U1вых? 18. Что определяют параметры U0вх пор, U1вх пор? 19. Что определяют параметры U0вых пор, U1вых по? 20. Что определяют параметры I0вх, I1вх, I0вых, I1вых? 21. Что определяют параметры I0пот, I1пот? 22. Что такое потребляемая мощность? 23. Какая модель представления цифровых схем называется ло- гической? Когда она используется? 24. Какая модель представления цифровых схем называется мо- делью с временными задержками? Когда она используется? 25. Какая модель представления цифровых схем называется элект- рической моделью? Когда она используется? 26. Какие разновидности выходных каскадов вы знаете? 27. Изобразите схему выхода с двумя состояниями (стандартный выход). 28. Изобразите схему выхода с открытым коллектором. 29. Что такое выход с тремя состояниями? 2.8. Индивидуальные задания Вариант индивидуального задания указывает преподаватель (табл. 2.3). Таблица 2.3 Номер вари- анта Данное логическое выражение приведите к базису И-НЕ и ИЛИ-НЕ. Изобразите принципиальные схемы (принципиальная схема должна быть изображена в соответствии с требованиями ГОСТ 2.702 «Правила выполнения электрических схем) В.1 F = X1 + X2 В.11 F = X1 X2 + X3 В.2 F = X1 + X2 В.12 F = X1+X2 X3 В.3 F = X1 + X2 В.13 F = X1 X2 X3 В.4 F = X1 + X2 В.14 F = X1 X2 + X3 В.5 F = X1 X2 В.15 F = X1+X2 + X3 В.6 F = X1 X2 В.16 F = X1+X2 X3 В.7 F = X1 X3 X2 В.17 F = X1 X2 X3 63 В.8 F = X1 X2 В.18 F = X1+ X2+ X3 В.9 F = X1+X2 + X3 В.19 F = X1+ X2+ X3 В.10 F = X1+ X2 X3 В.20 F = X1 X2+ X3 Для разработанной схемы рассчитайте значения tзад, Iвых, Pпот. 3. ТРИГГЕРЫ 3.1. Общие сведения Триггером называется устройство, имеющее два устойчивых со- стояния («0» или «1») и способное под действием входного сигнала скачком переходить из одного устойчивого состояния в другое. Триггер – это простейший автомат с памятью и способностью хранить 1 бит информации («0» или «1»). Если выходные сигналы логических элементов (ЛЭ) однозначно определяются их текущими входными сигналами, то выходные сиг- налы микросхем с внутренней памятью зависят также еще и от того, какие входные сигналы и в какой последовательности поступали на них в прошлом, то есть они помнят предысторию поведения схемы. Микросхемы с внутренней памятью также называются последова- тельными. Триггеры имеют два выхода: прямой Q и инверсный – Q (рис. 3.1). Если триггер имеет состояние «1», то его выход Q равен «1», а вы- ход – Q равен «0». Если триггер имеет состояние «0», то его вы- ход Q равен «0», а выход – Q равен «1». Число входов зависит от структуры и функций, выполняемых триг- гером. В основе любого триггера находится регенеративное кольцо из двух инверторов (рис. 3.2). Т Q Q ЛЭ ЛЭ Рис. 3.1. Выходы триггера Рис. 3.2. Регенеративное кольцо 64 внутри триггера По способу записи информации триггеры делятся на асинхрон- ные и синхронные. У асинхронных триггеров запись информации происходит под действием информационных сигналов. Такие триггеры имеют толь- ко информационные входы (рис. 3.3). У синхронных триггеров запись информации происходит под действием разрешающих сигналов синхронизации (рис. 3.4). Синхронные триггеры бывают со статическим, динамическим управлением записи и двухступенчатые. Синхронные триггеры со статическим управлением записью при- нимают информационные сигналы все время пока действует им- пульс синхронизации (рис. 3.5). Следовательно, переключение триг- гера за время действия импульса синхронизации может быть мно- гократным. У таких триггеров вход С – статический. Т Q Q R S Т Q Q R S C Т Q Q R S C Рис. 3.3. Асинхронный триггер Рис. 3.4. Синхронный динамический триггер Рис. 3.5. Синхронный статический триггер Синхронные триггеры с динамическим управлением записью при- нимают только информационные сигналы, которые были на инфор- мационных входах к моменту прихода синхроимпульса. У таких триггеров вход С – динамический. Синхронные двухступенчатые триггеры состоят из двух ступеней (рис. 3.6). Запись информации в первую ступень происходит с появ- лением синхроимпульса, а во вторую ступень – после его окончания. Следовательно, двухступенчатые триггеры задерживают выходную информацию на время, равное длительности синхроимпульса. Такие триггеры еще называют триггерами с внутренней задержкой. 65 Т Q Q R S C Т Q Q R S C ЛЭ ТТ Q Q R S C а б Рис. 3.6. Синхронный двухступенчатый триггер: а – структура двухступенчатого триггера; б – условное обозначение двухступенчатого триггера Приняты следующие обозначения входов триггеров: S – раздельный вход установки триггера в единичное состояние по прямому выходу Q; R – раздельный вход сброса триггера в нулевое состояние по прямому выходу Q; D – информационный вход. На него подается информация, пред- назначенная для записи в триггер; С – вход синхронизации. На рис. 3.7 приведены условные обо- значения входа синхронизации; T – счетный вход. Т Q QC Т Q QC момент переключения триггера Т Q C Т Q Cмомент переключения триггера Q Q Рис. 3.7. Условные обозначения входа синхронизации Параметры триггера Для всех триггеров характерны следующие параметры: 66 Краз – коэффициент разветвления, который показывает нагрузоч- ную способность триггера, то есть обозначает количество элемен- тов, которые параллельно подсоединены к выходу триггера и на ко- торые подается выходной сигнал триггера; Коб – коэффициент объединения по входу, который обозначает максимальное число входных сигналов, которые можно подать на вход триггера; tи – наименьшая длительность входного сигнала (импульса), при котором еще происходит надежное переключение триггера; tзд – время задержек между моментом подачи входного и появле- нием выходного сигнала; tр – время разрешения, которое характеризует наименьший ин- тервал между моментами подачи двух входных сигналов с длитель- ностью tи, вызывающих переключение триггера. 3.2. Принцип работы асинхронного триггера В основе любого триггера лежит схема из двух логических эле- ментов, которые охвачены положительными обратными связями (то есть сигналы с выходов подаются на входы). В результате подобно- го включения схема может находиться в одном из двух устойчивых состояний, причем находиться сколь угодно долго, пока на нее по- дано напряжение питания. Пример такой схемы (так называемой триггерной ячейки) на двух двухвходовых элементах И-НЕ представлен на рис. 3.8. У схемы есть два инверсных входа: – R – сброс (от английского Reset); – S – установка (от английского Set). 67 Q Q & & -S -R Рис. 3.8. Схема триггерной ячейки Схема имеет два выхода: прямой выход Q и инверсный выход Q . Согласно определению триггер может находиться в конкретный момент времени в одном из состояний «0» или «1». Следовательно, для правильной работы схемы отрицательные импульсы не должны поступать на ее входы (–S и –R) одновременно, то есть если на вход –S подается отрицательный импульс (триггер устанавливается в состояние «1» по прямому выходу Q), то в этот момент времени на вход –R должен подаваться положительный импульс. Диаграмма работы триггерной ячейки представлена на рис. 3.9. 68 t t t t -S -R Q -Q t 01 зд t 10 зд Рис. 3.9. Диаграмма работы триггерной ячейки В начальный момент времени на входы «не S» и «не R» действу- ют сигналы «1», триггерная ячейка находится в состоянии «0» (выход Q = 0, выход – Q = 1). В момент, когда на вход «не S» действует ак- тивный сигнал нуля, выход Q триггера перебрасывается в состояние «1» с задержкой на время t01зд (задержка переключения верхнего эле- мента), по обратной связи сигнал Q поступает на вход нижнего ЛЭ и вызывает переключение выхода триггера – Q в состояние «0» с за- держкой t10зд (задержка переключения нижнего элемента). После окончания импульса на входе «не S» состояние схемы не изменяется (на Q остается единица, на – Q остается ноль). Если триггер стоит в «1» и на вход «не S» поступит «0» (на входе «не R» единица), то триггер останется в состоянии «1». Точно так же при приходе импульса на вход «не R» выход – Q устанавливается в единицу, а выход Q – в нуль. Оба эти устойчивых состояния триггерной ячейки могут сохранять- ся сколь угодно долго, пока не придет очередной входной импульс. Следовательно, сигналы на выходах триггера установятся спустя время tзд тр = t 01 д + t 10 зд. 69 Из временной диаграммы следует, что длительность входных сигналов должна удовлетворять условию tс вх > tзд тр. Работу данной триггерной ячейки можно описать таблицей ис- тинности (табл. 3.1), где t – момент времени действия входных сиг- налов S и R; t +1 – момент времени, наступающий, когда сигналы на входе схемы под воздействием входных сигналов принимают m значения, соответствующие последующему состоянию Q; Qt – внутренний сигнал обратной связи (состояние триггера до действия входных сигналов в момент времени t + 1). Таблица 3.1 Не St Не Rt Qt Qt+1 Примечание 0 0 0 – Запрещенная комбинация 0 1 0 1 Установка в состояние «1» (триггер находился в состоянии «0», уста- навливается в состояние «1» по ак- тивному входу «не S») 1 0 0 0 Установка в состояние «0» (триггер находился в состоянии «0» и уста- навливается в состояние «0» по ак- тивному входу «не R») 1 1 0 0 Хранение «0» (сигналы на входах неактивны) 0 0 1 Запрещенная комбинация 0 1 1 Установка в состояние «1» (триггер находился в состоянии «1» и уста- навливается в состояние «1» по ак- тивному входу «не S») 1 0 1 Установка в состояние «0» (триггер находился в состоянии «0» и уста- навливается в состояние «0» по ак- тивному входу «не R») 1 1 1 Хранение «1» Если оба входных импульса («0») придут одновременно, то в момент действия этих импульсов на обоих выходах будут единич- ные сигналы – триггерная ячейка находится одновременно в состо- янии «0» и «1», что недопустимо. После окончания входных 70 импульсов выходы случайным образом попадут в одно из двух устойчивых состояний, что не позволит гарантировать корректную работу цифрового устройства. Случайным образом будет выбрано одно из двух устойчивых состояний триггерной ячейки при вклю- чении питания. Триггер, представленный на рис. 3.9, называется –R–S (не R–не S) триггером, условное обозначение которого приведено на рис. 3.10. Т Q Q -S -R Рис.3.10. Условное обозначение триггера -R-S Рис. 3.10. Условное обозначение триггера «не R», «не S» Длительность сигналов «не R» и «не S» не должна быть слишком малой, иначе триггер может на них не среагировать. Сигнал «не R» должен начинаться с определенной задержкой после окончания сиг- нала «не S», и наоборот. В первом приближении можно считать, что минимально допустимые временные интервалы между входными сигналами должны равняться одной–двум задержкам логического элемента соответствующей серии. 3.2.1. Асинхронный RS триггер Из схемы и диаграммы работы RS триггера (рис. 3.11) видно, что активным сигналом, вызывающим переключение триггера, напри- мер, из состояния «1» в состояние «0», является сигнал «1». Таким образом запрещенной комбинацией будет являться комбинация вход- ных сигналов R = S = 1. 71 Т Q Q S R Q Q 1 1 R S t t t t S R -Q Q а б в Рис. 3.11. Условное обозначение асинхронного RS триггера (а), его схема (б), диаграмма работы (в) Работу асинхронного RS триггера можно описать таблицей ис- тинности (табл. 3.2). Таблица 3.2 Таблица истинности St Rt Qt Qt+1 Примечание 0 0 0 0 Хранение «0» (сигналы на входах неак- тивны) 0 1 0 0 Установка в состояние «0» (триггер нахо- дился в состоянии «0», устанавливается в состояние «0» по активному входу R = 1) 1 0 0 1 Установка в состояние «1» (триггер нахо- дился в состоянии «0», устанавливается в состояние «1» по активному входу S = 1) 1 1 0 – Запрещенная комбинация 0 0 1 1 Хранение «1» (сигналы на входах неак- тивны) 0 1 1 0 Установка в состояние «0» (триггер нахо- дился в состоянии «1», устанавливается в состояние «0» по активному входу R = 1) 1 0 1 1 Установка в состояние «1» (триггер нахо- дился в состоянии «1», устанавливается в состояние «1» по активному входу S = 1) 1 1 1 – Запрещенная комбинация 72 3.2.2. Асинхронный JK триггер Особенностью JK триггера является то, что он не имеет запре- щенных комбинаций. Если на входы J и K действует активный сиг- нал («1»), то триггер изменяет свое состояние на противоположное тому, в котором он находился до действия сигналов, иначе говоря работает в счетном режиме (рис. 3.12). Т Q Q J K Q Q& & J & & K t t t t J K -Q Q а б в Рис. 3.12. Условное обозначение асинхронного JK триггера (а), его схема (б) и диаграмма работы (в) Вход J триггера (аналогично входу S) является входом установки триггера в единичное состояние по прямому выходу Q. Вход S триггера (аналогично входу R) является входом установ- ки триггера в нулевое состояние по прямому выходу Q. Работа асинхронного JK триггера можно описать таблицей ис- тинности (табл. 3.3). Таблица 3.3 J K Qt Qt+1 Примечание 0 0 0 0 Хранение «0» (сигналы на входах неак- тивны) 0 1 0 0 Установка в состояние «0» (триггер нахо- дился в состоянии «0», устанавливается в состояние «0» по активному входу К = 1) 73 Окончание табл. 3.3 J K Qt Qt+1 Примечание 1 0 0 1 Установка в состояние «1» (триггер нахо- дился в состоянии «0», устанавливается в состояние «1» по активному входу J = 1) 1 1 0 1 Счетный режим, триггер переходит из со- стояния «0» в состояние «1» 0 0 1 1 Хранение «1» (сигналы на входах неак- тивны) 0 1 1 0 Установка в состояние «0» (триггер нахо- дился в состоянии «1», устанавливается в состояние «0» по активному входу К = 1) 1 0 1 1 Установка в состояние «1» (триггер нахо- дился в состоянии «1», устанавливается в состояние «1» по активному входу J = 1) 1 1 1 0 Счетный режим, триггер переходит из со- стояния «1» в состояние «0» 3.2.3. Асинхронный Т триггер Асинхронный Т триггер имеет только один счетный вход Т (рис. 3.13). Т Q QT Q Q& & & & T t t t T -Q Q а б в Рис. 3.13. Условное обозначение асинхронного Т триггера (а), его схема (б) и диаграмма работы (в) Работу асинхронного Т триггера можно описать таблицей истин- ности (табл. 3.4). 74 Таблица 3.4 Тt Qt+1 0 Qt 1 -Qt Особенностью данного триггера является то, что с приходом каждого активного сигнала, триггер меняет свое состояние на про- тивоположное тому, в котором триггер находится. Это обеспечива- ется обратными связями. На рис. 3.14 представлена схема (а) и условное обозначение (б) двухтактного (двухступенчатого или иначе их еще называют триг- гер «мастер-помощник) Т триггера. ТT Q QT Q Q& & & & T Q Q& & & & & ЛЭ1 Мастер ПомощникЛЭ2 ЛЭ3 а б Рис. 3.13. Условное обозначение асинхронного Т триггера «мастер-помощник» (а), его схема (б) Как видно из схемы триггера «мастер-помощник» Т (см. рис. 3.13, в), он имеет в своем составе два регенеративных кольца (триггер «ма- стер» и триггер «помощник»). Сигнал, поступающий на вход Т триггера «мастер», вызывает его переключение в противоположное состояние. Этот же сигнал инвертируется на ЛЭ1 и поступает на управляю- щие логические элементы триггера «помощник» (ЛЭ2 и ЛЭ3), то есть, когда сигнал Т равен высокому уровню («1»), на выходе ЛЭ1 образуется уровень логического «0», а, следовательно, на выходах 75 ЛЭ2 и ЛЭ3 будет логическая «1», которая обеспечивает хранение первоначального состояния в триггере «помощник». После окончания сигнала на входе Т (устанавливается в состояние логического «0»), на выходе ЛЭ1 образуется «1», что обеспечивает подачу сигналов с выходов триггера «мастер» на входы триггера «помощник» представляющего собой –R–S триггер (см. рис. 3.12). 3.3. Синхронные триггеры 3.3.1. Состязания в асинхронных комбинационных и последовательных схемах Как было сказано ранее (глава 2), при разработке цифрового устройства на его первоначальной стадии используют логическую мо- дель, которая описывает идеальную схему и не учитывает задержек, которые возникают в схеме. Это может привести к тому, что в некото- рый момент времени основные аксиомы алгебры логики (А) (–А) = 0 и (А) + (–А) = 1 не подтверждаются. На рис. 3.15, а приведена схема реализующая выражение (А) + (–А) на элементах И-НЕ с использованием теоремы Де Моргана. & А -А А*А = А+А & 1 2 ЛЭ1 t t t t А А t 10зд Вход1 ЛЭ1 t А+А Вход2 ЛЭ1 а б Рис. 3.15. Схема реализующая выражение (А) + (–А) (а), диаграмма работы (б) 76 Из временной диаграммы на рис. 3.15, б видно, что на выходе имеется ложный сигнал уровня «0», длительность которого опреде- ляется величиной задержки в ЛЭ1 (инвертор). Подобная ситуация может возникнуть тогда, когда при измене- нии входного сигнала выходной остается постоянным. Возможность появления состязаний требует, чтобы были пред- приняты меры, исключающие вызванные состязаниями сбои. Основным средством, позволяющим исключить последствия со- стязаний, является стробирование. Под стробированием понимают выделение из информационного сигнала той его части, которая сво- бодна от ложных сигналов, вызванных состязаниями. Всякая комбинационная логическая цепь заканчивается запоми- нающим элементом (триггером). Поэтому стробирование целесооб- разно вводить на входе в триггер. Триггерные схемы, входные сигналы которых стробируются спе- циальными периодическими импульсами, называются синхронными. Введение синхронизации позволяет также создать условия для одновременного изменения состояний многих триггерных схем (синх- ронная работа всего устройства). 3.3.2. Синхронный RS триггер На рис. 3.16 представлено условное обозначение (а), схема (б), и диаграмма работы (в) синхронного RS триггера. Т Q Q S R Q Q& & & & C S R t t t t R S C Q t1 t2 а б в Рис. 3.16. Условное обозначение (а), схема (б), и диаграмма работы (в) синхронного RS триггера 77 Как видно из диаграммы до прихода тактовых сигналов триггер находится в состоянии 1 (выход Q = 1). В момент времени t1 на вход С поступает импульс синхронизации, в этот момент времени на входе R триггера присутствует сигнал логической 1, а на входе S – сигнал логического 0, что вызывает переключение триггера в состо- яние «0» по прямому выходу Q. В момент времени t2 на вход С поступает следующий импульс синхронизации, в этот момент времени на входе S триггера присут- ствует сигнал логической 1, а на входе R – сигнал логического 0, что вызывает переключение триггера в состояние «1» по прямому выходу Q. В момент времени, когда на входах R и S триггера присутствует одновременно сигнал логической единицы, переход триггера в за- прещенную комбинацию не осуществляется в связи с тем, что от- сутствует импульс синхронизации на входе С. Работу синхронного RS триггера можно описать таблицей ис- тинности (табл. 3.5). Таблица 3.5 Таблица истинности St Rt Сt Qt Qt+1 St Rt Сt Qt Qt+1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 1 1 1 0 0 0 1 1 1 0 – 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 0 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 – 3.3.3. D триггер D-триггер (иначе триггер задержки) является самым распростра- ненным триггером. Он имеет один информационный вход D (вход данных) и один тактовый вход C (рис. 3.17). 78 Т Q Q D C Q Q& & & & C D t t t D C Q t1 t2 а б в Рис. 3.17. Условное обозначение (а), схема (б), и диаграмма работы (в) синхронного D триггера Тактируется триггер (то есть меняет свое состояние) по положи- тельному фронту сигнала С (по его переходу из нуля в единицу) в зависимости от состояния входа данных D. Если на входе D – еди- ничный сигнал, то по фронту сигнала С прямой выход триггера устанавливается в единицу (инверсный – в нуль). Если же на входе D – нулевой сигнал, то по фронту сигнала С прямой выход триггера устанавливается в нуль (инверсный – в единицу). Остановимся на работе D триггера чуть подробнее, так как он наиболее часто используется. Ранее говорилось, что RS и «не R–не S» триггеры редко исполь- зуются как самостоятельные, но могут быть использованы для по- строения триггеров с установочными входами. Условное обозначе- ние такого триггера представлено на рис. 3.18, а, диаграмма его ра- боты – на рис. 3.18, б. Как следует из диаграммы (рис. 3.18), в момент t1 работа тригге- ра определяется установочным сигналом на входе – R (логический «0») – триггер перебрасывается в состояние «0». Нулевое состояние триггера сохраняется до момента t2, когда сигналы на установочных входах неактивны, на входе D присутствует сигнал «1», а на вхо- де С – положительный фронт, что обеспечивает переключение триггера из состояние «0» в состояние «1». В момент t2 работу триггера определяют вход D (логический «0») и положительный фронт сигнала С (триггер переходит в состояние «0»). В момент t3 работу триггера определяет установочный вход –S, который обеспечивает его переключение в состояние «1». 79 Т Q Q D C -R -S t t t t D -S C t Q t1 t2 -R t3 t4 а б Рис. 3.18. Условное обозначение (а), и диаграмма работы (б) синхронного D триггера с установочными входами –R–S Следует отметить, что согласно схемотехнической организации триггера с установочными входами при одновременном действии сигналов на один из установочных входов, на информационный и вход С, состояние триггера определяет установочный вход. На установочные входы –R–S активные сигналы (не R = не S = 0) одновременно поданы быть не могут (согласно схеме –R–S триггера это запрещенная комбинация). Все приведенные временные диаграммы относятся к первому уровню представления, к уровню логической модели. Конечно же, в реальности все триггеры имеют временные задержки установки вы- ходных сигналов, а также предъявляют определенные временные требования к входным сигналам, при нарушении которых любой триггер будет работать неустойчиво или же не будет работать во- обще. Это учитывается на втором уровне представления (в модели с временными задержками). Длительность тактового сигнала C (как положительного, так и отрицательного импульса) не должна быть слишком малой, иначе триггер может переключаться неустойчиво. Это требование универ- сально для всех микросхем, срабатывающих по фронту входного сигнала. 80 Принципиально важна и величина временного сдвига (задержки) между установлением сигнала D и рабочим (положительным) фрон- том сигнала C. Этот сдвиг тоже не должен быть слишком малым. Не должен быть чрезмерно малым и сдвиг между окончанием сигналов «не R» и «не S» и рабочим фронтом сигнала С. Повышенные требования предъявляются также к длительности фронта тактового сигнала С, которая не должна быть слишком боль- шой. Это требование также универсально для всех микросхем, сра- батывающих по фронту входного сигнала. То есть, чем сложнее микросхема, тем важнее для нее становятся ограничения второго уровня представления, тем выше требования к разработчику цифрового устройства по учету временных задержек и длительностей сигналов. Следует обратить внимание на то, что цифровые схемы не любят слишком коротких входных сигналов и слишком малых задержек между входными сигналами, функционально связанными между со- бой. Ориентир здесь очень простой – величина задержки логического элемента данной серии. Поэтому для более быстрых серий ограниче- ния будут менее, а для более медленных серий – более жесткими. Несмотря на достаточно сложную внутреннюю структуру, мик- росхемы триггеров являются одними из самых быстрых. Задержка срабатывания триггера обычно не превышает 1,5–2 задержек логи- ческого элемента (причем задержки по входам –R и –S чуть мень- ше, чем по тактовому входу С). В некоторых сериях JK триггеры несколько быстрее, чем D триггеры, в других – наоборот. Важный параметр триггера – максимальная частота тактового сигнала С. Для ее приблизительной оценки можно придерживаться следующего простого правила: период тактового сигнала С не дол- жен быть меньше величины задержки переключения триггера по входу С. 3.4. Основные схемы включения триггеров Говоря об областях применения триггеров, целесообразно рас- сматривать D триггеры, так как в большинстве случаев RS и JK триг- геры могут быть заменены D триггерами. Примеры такой замены показаны на рис. 3.19. 81 Т Q Q D C -R -S Т Q Q D C -R -S а б Рис. 3.18: а – включение D триггера для замены RS триггера; б – включение JK триггера в счетном режиме RS триггер получается из D триггера, если в D триггере не ис- пользовать входы C и D, например, соединить их с общим проводом (см. рис. 3.19, а). Сложнее обстоит дело с заменой JK триггера, в котором преду- смотрено больше возможностей, чем в D триггере. Однако обычно два информационных входа JK триггера не так уж и нужны. Что касается счетного режима, в котором, пожалуй, наиболее часто ра- ботают JK триггеры, то он легко реализуется на D триггере в ре- зультате объединения информационного входа D с инверсным вы- ходом (рис. 3.19, б). При этом по каждому положительному фронту сигнала С триггер будет менять свое состояние на противополож- ное: нуль на прямом выходе будет сменяться единицей, и наоборот. То есть частота входного сигнала триггера будет меньше частоты входного тактового сигнала С в два раза. На рис. 3.20 представлены другие варианты схем позволяющие преобразовать один триггер в другой. TT Q Q D C T TT Q Q J C K D & T Q Q J C K U=1 T а б в Рис. 3.20: а – триггер «мастер-помощник» D в роли триггера Т; б – триггер «мастер-помощник» JK в роли триггера D; в – JK триггер в роли триггера Т 82 Особенности триггеров обусловливают наиболее широкий диа- пазон схем их включения для решения самых разных задач. 3.4.1. Подавление дребезга контактов выключателя при помощи триггера С помощью триггера (любого типа) просто решается задача устранения влияния дребезга контактов механических переключа- телей (рис. 3.21). а б Рис. 3.21. Подавление дребезга контактов выключателя с помощью триггера В данном случае необходим тумблер (или кнопка) с тремя выво- дами, один из которых попеременно подключается к двум другим. При этом первый отрицательный импульс на входе –R перебрасы- вает триггер в состояние нуля, а первый отрицательный импульс на входе –S – в состояние единицы. Последующие же импульсы на обоих этих входах, вызванные дребезгом контактов, уже никак не влияют на триггер. Нижнее (рис. 3.21, а) положение выключателя соответствует ну- лю на выходе триггера, а верхнее – единице. 3.4.2. Использование триггера в качестве флага процесса Основное применение триггеры находят в тех случаях, когда надо сформировать сигнал, длительность которого соответствует длительности какой-то выполняемой операции, какого-то продол- жительного процесса в схеме. Выходной сигнал триггера при этом может разрешать этот са- мый процесс, а может информировать остальные узлы устройства о том, что процесс идет (или, как говорят, служить флагом процесса). 83 Например, в схеме на рис. 3.22 в начале процесса (операции) по сигналу «Старт» триггер перебрасывается в единицу, а в конце про- цесса (операции) по сигналу «Стоп» – обратно в нуль. Рис. 3.22. Использование триггера в качестве флага процесса Для сигналов «Старт» и «Стоп» можно, конечно, использовать входы триггера –R и –S. Однако более правильным и универсаль- ным решением будет выбор пары входов С и не R или С и не S, что предотвратит неоднозначность поведения триггера при одновре- менном приходе сигналов «Старт» и «Стоп». Если используются входы С и «не R», то на вход D надо подать единицу, а если применяются входы С и «не S», то на вход D надо подать нуль. Такое решение удобно еще и тем, что в качестве одно- го из сигналов «Старт» и «Стоп» может выступать не уровень, а фронт. Именно этот фронт (в нужной полярности) и надо подать в этом случае на тактовый вход триггера С. 3.4.3. Синхронизация с помощью триггера Важной областью применения триггеров является их примене- ние для синхронизации сигналов. Например, триггер позволяет наиболее просто избавиться от па- разитных коротких импульсов на выходах комбинационных схем, возникающих при почти одновременном изменении нескольких входных сигналов (рис. 3.23). Для синхронизации в данном случае необходимо иметь синхро- сигнал (синхропереход), сопровождающий входные информацион- ные сигналы (входной код) и задержанный относительно момента изменения этих сигналов на время tз, большее задержки комбинаци- онной схемы. При подаче этого синхроимпульса на вход С тригге- ра, а выходного сигнала комбинационной микросхемы на вход D триггера на выходе триггера получаем сигнал, полностью свобод- ный от паразитных импульсов. 84 Рис. 3.21. Синхронизация сигнала разрешения При проектировании цифровых схем, работающих по тактам еди- ного тактового генератора, часто возникает необходимость синхро- низовать с работой схемы какой-то внешний сигнал. То есть обеспе- чить, чтобы этот сигнал (асинхронный по отношению ко всей остальной схеме) изменялся по тактам тактового генератора, как и все остальные сигналы схемы (стал бы синхронным всей остальной схеме). Для решения такой задачи можно также использовать триг- гер. Рассмотрим пример. Пусть с помощью внешнего сигнала необ- ходимо разрешать и запрещать прохождение сигнала непрерывно работающего тактового генератора. В случае обычного RC генера- тора эта задача может быть решена путем его запуска и остановки. Однако далеко не всегда допускается останавливать работу такто- вого генератора, от которого работает вся схема. В случае же квар- цевого генератора его остановка и запуск никогда не применяются, так как такой генератор начинает работать после разрешения с за- держкой, равной нескольким периодам тактовой частоты, причем количество этих периодов не постоянно. Будем считать, что тактовый генератор работает постоянно, а по внешнему управляющему сигналу мы будем разрешать или запре- щать прохождение его выходных импульсов (см. рис. 3.23). В простейшем случае (рис. 3.23, а) для пропускания и запреще- ния импульсов тактового генератора Г используется логический 85 элемент 2И. При этом вполне возможна ситуация прохождения на выход схемы импульсов неполной длительности или даже предель- но коротких, нестабильно появляющихся импульсов, которые могут вносить неопределенность в работу остальной схемы. Применение синхронизирующего триггера (рис. 3.23, б) обеспе- чивает прохождение на выход пропускающего элемента 2И только импульсов полной длительности. Разрешающий сигнал, проходя через триггер, который тактируется разрешаемым сигналом, стано- вится синхронным с тактовым сигналом и гарантирует прохожде- ние на выход обязательно целого количества тактовых импульсов, целого количества периодов тактового генератора. 3.4.4. Построение линий задержки с помощью триггера Триггеры также позволяют строить линии задержки цифровых сигналов, для чего несколько триггеров соединяются в последова- тельную цепочку, причем все они тактируются единым тактовым сигналом С. Такое включение позволяет, например, одновременно обрабатывать комбинационными схемами несколько последователь- ных во времени состояний какого-то одного сигнала. В качестве примера на рис. 3.24 приведена схема, которая выде- ляет во входном сигнале 3-тактовую последовательность 010. Це- почка из трех триггеров Т1, Т2 и Т3, тактируемых единым синхро- сигналом, запоминает три последовательных состояния входного сигнала. Например, если на выходе триггера Т2 будет зафиксирова- но состояние входного сигнала в N-м такте, то на выходе триггера Т1 будет состояние входного сигнала в такте (N + 1), а на выходе триггера Т3 – в такте (N – 1). Из-за конечной величины задержки переключения триггеров в каждый следующий триггер входной сигнал будет переписываться еще до того, как он поменяет свое значение вследствие переключения предыдущего триггера. Подавая выходные сигналы триггеров (прямые или инверсные в зависимости от нужных уровней) на элемент И с нужным числом входов, можно зафиксировать любую 3-тактовую последователь- ность во входном сигнале. Для предотвращения появления паразит- ных импульсов в выходном сигнале (они возможны, так как вход- ные сигналы элемента И изменяются почти одновременно) приме- няется выходной триггер Т, тактируемый тем же самым общим синхросигналом. На выходе триггера Т получаем единичный сиг- 86 нал, соответствующий последовательности 010 во входном сигнале. Правда, этот выходной сигнал будет задержан относительно конца выделяемой последовательности 010 на два такта. Рис. 3.24. Выделение 3-тактовой последовательности тактов во входном сигнале 3.5. Контрольные вопросы 1. Что такое триггер? 2. Какие выходы имеет триггер? 3. Какие бывают триггеры по способу записи? 4. В какое состояние устанавливается триггер по входу S? 5. В какое состояние устанавливается триггер по входу R? 6. Как обозначается вход синхронизации? 7. Как обозначается счетный вход? 8. Изобразите условное обозначение –S–R триггера. Какая ком- бинация сигналов является запрещенной? 9. Изобразите условное обозначение SR триггера. Какая комби- нация сигналов является запрещенной? 10. Изобразите схему не S–не R триггера. Покажите на схеме, как триггер перебрасывается из состояния «1» в состояние «0». 87 11. Изобразите схему SR триггера. Покажите на схеме, как триг- гер перебрасывается из состояния «1» в состояние «0». 12. Изобразите условное обозначение JК триггера. Объясните по схеме особенности его работы. 13. Напишите таблицу истинности Т триггера. Поясните по схе- ме принцип его работы. 14. Объясните по схеме принцип работы Т триггера «мастер-по- мощник». 15. Какой триггер называется синхронным? 16. Поясните, используя рис. 3.16, переключение синхронного триг- гера SR из состояния «0» в состояние «1» с учетом состояний ЛЭ. 17. Изобразите схему синхронного «не –S–R» триггера на элемен- тах ИЛИ-НЕ. Объясните его работу с помощью диаграммы. 18. Изобразите схему преобразования JK триггера в триггер D. 19. Изобразите схему преобразования JK триггера в триггер Т. 20. Изобразите схему преобразования D триггера c установоч- ными входами «не R–S» в триггер RS. Индивидуальные задания Таблица 3.6 Ва- ри- ант Задание 1. Изобразите условное обозначение, схему, таблицу истинности и диа- грамму работы указанного триггера Задание 2. Дорисуйте заданные на ри- сунках диаграммы для ука- занных триггеров В.1 Асинхронный –JK триггер Т Q Q D C -R -S Рис. 3.25, а В.2 Асинхронный –J–K триггер В.3 Асинхронный J–K триггер В.4 Асинхронный J–K триггер В.5 Асинхронный R–S триггер Т Q Q D C R -S В.6 Асинхронный –RS триггер В.7 Асинхронный –R–S триггер 88 В.8 Асинхронный RS триггер Рис. 3.25, б Продолжение табл. 3.6 Ва- ри- ант Задание 1. Изобразите условное обозначение, схему, таблицу истинности и диа- грамму работы указанного триггера Задание 2. Дорисуйте заданные на ри- сунках диаграммы для ука- занных триггеров В.9 Асинхронный –JK триггер «ма- стер-помощник» Т Q Q D C -R S Рис. 3.25, в В.10 Асинхронный J–K триггер «ма- стер-помощник» В.11 Асинхронный –J–K триггер «ма- стер-помощник» В.12 Асинхронный Т триггер Т Q Q J C -R S K Рис. 3.25, г В.13 Асинхронный Т триггер «мастер- помощник» В.14 D триггер с синхронизацией по отрицательному фронту В.15 D триггер с синхронизацией по положительному фронту Т Q Q J C -R -S K Рис. 3.25, д В.16 –D триггер с синхронизацией по положительному фронту В.17 –D триггер с синхронизацией по отрицательному фронту В.18 D триггер «мастер-помощник» с синхронизацией по отрицатель- ному фронту В.19 D триггер «мастер-помощник» с синхронизацией по положитель- ному фронту 89 В.20 Синхронный Т триггер с синхрони- зацией по положительному фронту Т Q Q -J C R -S K Рис. 3.25, е Продолжение табл. 3.6 Ва- ри- ант Задание 1. Изобразите условное обо- значение, схему, таблицу истинности и диаграмму работы указанного триггера Задание 2. Дорисуйте заданные на рисунках диаграммы для указанных триг- геров t t t t D -S C t Q -R Рис. 3.25, а t t t t D -S C t Q R Рис. 3.25, б 90 t t t t D -R C t Q S Рис. 3.25, в t t t t J -R C t Q S t K Рис. 3.25, г Продолжение табл. 3.6 Ва- ри- ант Задание 1. Изобразите условное обо- значение, схему, таблицу истинности и диаграмму работы указанного триггера Задание 2. Дорисуйте заданные на рисунках диаграммы для указанных триг- геров 91 t t t t J -R C t Q -S t K Рис. 3.25, г t t t t J R C t Q -S t K Рис. 3.25, е Задание 3. Для схемы, представленной на рис. 3.26: 1) обозначьте сигналы на входах триггера; 2) обозначьте сигналы на входе триггера & & & Рис. 3.26 Примечание*. Принципиальная схема должна быть вычерчена в соответствии с требованиями ГОСТ 2.702 «Правила выполнения электрических схем». Окончание табл. 3.6 92 Задание 4. Для схемы, представленной на рис. 3.27: 1) обозначьте сигналы на входах триггера; 2) обозначьте сигналы на входе триггера 1 1 1 Рис. 3.27 Задание 5. Для схемы, представленной на рис. 3.28: 1) обозначьте сигналы на входах триггера; 2) обозначьте сигналы на выходах триггера & S R T C S R T C ТМ ТП Рис. 3.28 Задание 6. Для схемы, представленной на рис. 3.29: 1) обозначьте сигналы на входах триггера; 2) обозначьте сигналы на выходах триггера & & 1 & & 1 Рис. 3.29 93 4. РЕГИСТРЫ 4.1. Общие сведения Регистр (англ. register) – устройство, предназначенное для хра- нения и преобразования многоразрядных двоичных чисел. В каче- стве запоминающего элемента в регистрах используют триггер. По принципу хранения информации регистры делятся на стати- ческие и динамические. Статические регистры строят на потенци- альных элементах памяти (триггерах), которые могут хранить ин- формацию сколь угодно долго (при наличии напряжения питания). Динамические регистры строят на элементах памяти такого типа, как конденсатор, которые могут хранить информацию лишь в тече- ние некоторого промежутка времени. Поэтому в динамических ре- гистрах необходима регенерация записанной информации. На схемах регистры обозначаются буквами RG. В отечественных сериях микросхем регистрам соответствуют буквы ИР. Регистры обладают большими функциональными возможностя- ми. Они используются в качестве управляющих и запоминающих устройств, генераторов и преобразователей кодов, счетчиков, дели- телей частоты, узлов временной задержки. Регистры могут быть построены на синхронных или асинхрон- ных триггерах, а также триггерах, имеющих установочные входы. Одиночный триггер может запоминать (регистрировать) один раз- ряд (бит) двоичной информации. Такой триггер можно считать одно- разрядным регистром. Цифровые приборы, как правило, оперирует с многоразрядными числами. Поэтому в качестве регистров в зависимости от назначе- ния используются наборы (цепочки) триггеров, количество которых соответствует разрядности хранимого числа. Вспомогательные элементы в регистрах используются для осу- ществления следующих операций: ввода и вывода из регистра хранимой информации; преобразования кода числа, хранящегося в регистре; сдвига числа влево или вправо на определенное число разрядов; преобразования последовательного кода числа в параллель- ный и наоборот и другие. 94 Вспомогательные элементы обычно строятся на основе комби- национных схем. Занесение информации в регистр называют операцией ввода или записи. Выдача информации к внешним устройствам характеризует опе- рацию вывода или считывания. Регистры классифицируют по различным признакам, основными из которых являются способ ввода информации в регистр и ее вы- вод и способ представления вводимой и выводимой информации. Регистры делятся на три группы: параллельные регистры (регистры памяти); регистры сдвига (регистры сдвига) параллельно-последовательные регистры По виду вводимой и выводимой информации различают реги- стры однофазного и парафазного типа. В однофазных регистрах информация вводится (выводится) толь- ко в прямом или только в обратном коде. В парафазных регистрах информация вводится одновременно в прямом и обратном кодах. Вывод информации из регистров осу- ществляется в прямом и обратном кодах (триггер имеет два выхода: прямой Q и инверсный –Q). Различают одно- и многоканальные регистры в зависимости от числа источников информации, с которых она поступает на входы регистра. Важнейшие характеристики регистров – разрядность и быстро- действие. Разрядность определяется количеством триггеров. Быстродействие характеризуется максимальной тактовой частотой, с которой могут производиться запись, чтение и сдвиг информации. По способу приема и выдачи информации регистры делятся на следующие группы: с параллельным приемом и параллельной выдачей информа- ции (рис. 4.1); с последовательным приемом и последовательной выдачей информации (рис. 4.2); с последовательным приемом и параллельной выдачей ин- формации (рис. 4.3); 95 с параллельным приемом и последовательной выдачей ин- формации (рис. 4.4); комбинированные, с различными способами приема и выдачи информации (рис. 4.5); реверсивные – осуществляющие сдвиг влево или вправо (рис. 4.6). Po P1 Pm-1 Pm... C=Тзап Q0 Q1 Qm-1 Qm D0 D1 Dm-1 Dm Рис. 4.1. Функциональная схема регистра с параллельным приемом и параллельной выдачей информации Po P1 Pm-1 Pm... Q0Q1...Qm-1QmD0D1...Dm C=m*Tзап+(m-1)Тсч Рис. 4.2. Функциональная схема регистра с последовательным приемом и последовательной выдачей информации Po P1 Pm-1 Pm... Q0 D0D1...Dm C=m*Tзап Q1 Qm-1 Qm Рис. 4.3. Функциональная схема регистра с последовательным приемом и параллельной выдачей информации 96 Po P1 Pm-1 Pm... Q0 D0 C=(m-1)*Tсч Q1...Qm-1Qm Тзап D1 Dm-1 Dm Рис. 4.4. Функциональная схема регистра с параллельным приемом и последовательной выдачей информации Po P1 Pm-1 Pm... D0 C=m*TЗап+(m-1)*Tcч Тзап D1 Dm-1 Dm Q0Q1...Qm-1Qm Q0Q1...Qm-1Qm Q0 Q1 Qm-1 Qm Рис. 4.5 Функциональная схема комбинированного регистра, с различными способами приема и выдачи информации Po P1 Pm-1 Pm... C D0D1...Dm Tсд.лTсд.пр D0D1...Dm Рис. 4.6. Функциональная схема реверсивного регистра, с различными способами приема и выдачи информации На вход каждого разряда регистра (в соответствии с весом раз- ряда) одновременно подаются вводимые данные D0, D1, …, Dm. С подачей синхроимпульса, который является сигналом записи дан- ных в регистр, данные появятся на выходах Q0, Q1, …, Qm. Время появления данных на выходах Q0, Q1, …, Qm определяется време- нем задержки одного разряда (триггера). 97 В регистр, изображенный на рис. 4.2, запись данных D0, D1, …, Dm осуществляется последовательно разряд за разрядом, начиная со старшего разряда Dm при сдвиге вправо. Для записи m-разрядного числа в регистр должно быть подано m сигналов записи (Тзап). Для считывания записанного числа из регистра необходима по- дать m – 1 сигналов считывания (Тсч). Вывод числа из регистра осу- ществляется со старшего разряда Qm. Регистр, изображенный на рис. 4.3, представляет собой совокуп- ность двух схем: схемы, представленной на рис. 4.2, в части записи информации в регистр, и схемы, представленной на рис. 4.1, в части считывания информации из регистра. Запись данных D0, D1, …, Dm осуществляется последовательно разряд за разрядом, начиная со старшего разряда при сдвиге. Для записи m-разрядного числа в регистр должно быть подано m сигна- лов записи (Тзап). После записи последнего младшего разряда (временем задержки триггера Ро) данные будут установлены на выходах Q0, Q1, …, Qm. Сигналы записи и считывания информации одновременно пода- ваться не могут. Регистр, изображенный на рис. 4.4 представляет собой совокуп- ность двух схем: схемы представленной на рис. 4.1. в части записи информации в регистр и схемы представленной на рис. 4.2 в части считывания информации из регистра. Запись данных D0, D1, …, Dm осуществляется одновременно во все разряды регистра с подачей сигнала Тзап. Формирование сигнала Тзап осуществляется в зависи- мости от вида триггера разными комбинационными схемами, что будет показано ниже. После записи числа в регистр (после времени задержки одного разряда) могут быть поданы m – 1 сигналов чтения (Тсч), обеспечи- вающие вывод информации из регистра (начиная со старшего раз- ряда Qm) при сдвиге вправо. При реализации такой схемы надо учитывать условие Тзап Тсч = 0. Регистр, изображенный на рис. 4.5, представляет совокупность вышеприведенных схем. В зависимости от присутствующих сигна- лов управления (Тзап и Тсч) комбинационной логикой обеспечивает- ся требуемый тип ввода и вывода информации. 98 При реализации такой схемы надо учитывать условие Тза Тсч = 0. Регистр, изображенный на рис. 4.5, представляет собой ревер- сивный регистр, который позволяет вводить информацию при сдви- ге вправо (со старшего разряда D0) при подаче m управляющих сигналов Тсд.пр или при сдвиге влево (с младшего разряда D1) при подаче m управляющих сигналов Тсд.л. Аналогично могут быть построены схемы, обеспечивающие цик- лический сдвиг вправо или влево, а также схемы, обеспечивающие ввод со старшего разряда и вывод с младшего или наоборот. Различают одно- и многоканальные регистры в зависимости от числа источников информации, с которых она поступает на входы регистра. В простейшем регистре триггеры соединены последовательно, то есть выходы предыдущего триггера передают информацию на входы последующего. Тактовые входы С триггеров соединены па- раллельно. Такой регистр имеет один вход и один выход – последо- вательные. Вход управления – тактовый вход С. Если к входу каждого триггера добавить разрешающую логику, то можно осуществить параллельную загрузку данных в регистр. Можно предусмотреть логическую схему параллельного отображе- ния выходных данных. Как правило, выходные элементы такой схе- мы имеют z-состояния, позволяющие поочередно выдавать инфор- мацию по многопроводной шине данных. Регистры могут быть двунаправленные или, иначе, реверсивные, то есть записанную информацию можно сдвигать по линейке триг- геров вправо или влево. Для включения режима сдвига предусмат- ривают специальный вход. Существуют многорежимные регистры, у которых входные и вы- ходные линии данных объединены в одну линию (порт данных). Эта линия по соответствующей команде (то есть имеет дополнительный вход) может быть и входной и выходной. 4.2. Регистры хранения (памяти) Регистры с параллельным приемом и выдачей информации слу- жат для хранения информации и называются регистрами памяти или хранения. 99 Их назначение – хранить двоичную информацию небольшого объема в течение некоторого промежутка времени. Эти регистры представляют собой набор триггеров, каждый из которых хранит один разряд двоичного числа. В параллельных регистрах каждый из триггеров имеет свой не- зависимый информационный вход (D) и свой независимый инфор- мационный выход. Тактовые входы (С) всех триггеров соединены между собой. В результате параллельный регистр представляет со- бой многоразрядный, многовходовый триггер. Ввод (запись) и вывод (считывание) информации производятся одновременно во всех разрядах параллельным кодом. Параллельные регистры, в свою очередь, делятся на две группы: регистры, срабатывающие по фронту управляющего сигнала С (или тактируемые регистры); регистры, срабатывающие по уровню управляющего сигнала С (или стробируемые регистры). Чаще всего в цифровых схемах используются регистры, управляе- мые фронтом (то есть тактируемые), однако и стробируемые регистры имеют свой круг задач, в которых их ничто не может заменить. Если триггер имеет установочные входы и запись данных в ре- гистр осуществляется по установочным входам, то ввод обеспечи- вается подачей информационных сигналов и управляющего сигнала на установочные входы в прямом или обратном кодах (–R, R, –S, S). Если триггер синхронный и не имеет установочных входов, то он представляет собой, по существу, наборы триггеров с независимы- ми информационными входами и обычно общим тактовым входом. В качестве регистров подобного рода могут без дополнительных элементов быть использованы многие типы синхронных триггеров. В таких регистрах информация подается на информационные входы (вход в триггере D) и запись осуществляется подачей тактового ко- мандного импульса. С приходом очередного тактового импульса происходит обновление записанной информации. Если триггер асинхронный, то информация и управляющий сиг- нал через комбинаторную логику подаются на информационные входы (вход в триггере D). 100 4.2.1. Стробируемые регистры Параллельные регистры, срабатывающие по уровню стробирую- щего сигнала (или, как их еще называют, регистры-защелки, ан- глийское «latch»), можно рассматривать как некий гибрид между буфером и регистром. Когда сигнал на стробирующем входе – еди- ничный, такой регистр пропускает через себя входные информаци- онные сигналы, а когда стробирующий сигнал становится равен ну- лю, регистр переходит в режим хранения последнего из пропущен- ных значений входных сигналов. Применение таких регистров сильно ограничено, хотя иногда они довольно удобны. В некоторых схемах они могут успешно заменять регистры, срабатывающие по фронту, а в других схемах их примене- ние вместо регистров, срабатывающих по фронту, недопустимо. Рассмотрим способы ввода информации в регистр, организован- ный на триггерах с установочными входами. Существует несколько способов записи информации по устано- вочным входам: в прямом коде по установочному входу S с предварительной установкой регистра в «0»; обратном коде по установочному входу R с предварительной установкой в «1» всех триггеров; с подачей парафазного кода информации (прямой код – на вход S, обратный код – на вход R). Во всех перечисленных способах запись информации осуществ- ляется уровнем сигнала. Запись информации по установочному входу S с предвари- тельной установкой регистра в «0». На рис. 4.7 представлена схе- ма (а) и диаграмма (б) работы данного регистра. Рассмотрим диаграмму работы регистра (рис. 4.7, б). Как видно из диаграммы, до момента действия сигнала Уст «0» (момент t1), регистр стоит в некотором состоянии (Q1 = 1, Q2 = 1, …, Qm = 1), то есть хранит некоторую ранее записанную информацию). Для корректной работы схемы первым (момент времени t1) пода- ется сигнал Уст. «0» (высокий уровень), который устанавливает все разряды регистра в нулевое состояние. 101 Т Q1 Q R S Т Q2 Q R S Т Qm Q R S Уст «0» & & & Тзап D1 D2 Dm t t t t Dm D2 Тзап t Q1 D1 Уст «0» Q2 Qm t t t t 1 t 2 t 3 t m а б Рис. 4.7. Запись информации в прямом коде по установочному входу S с предварительной установкой регистра в «0» На входы регистра подана в прямом коде некоторая информация (D1 = 0, D2 = 1, …, Dm = 1), которая поступает на один из входов логических элементов, образующих управляющую комбинационную схему. В момент прихода управляющего сигнала Тзап (момент t2), информация, присутствующая на входах D1, D2, …, Dm, записыва- ется в регистр, то есть триггер, на вход которого подается сигнал логической «1» с ЛЭ И (вход D = 1, Тзап = 1), переходит в состояние «1». Триггер, на установочный вход S которого приходит сигнал логического «0» с ЛЭ И (вход D = 0, Тзап = 1), остается в состоянии логического «0», обусловленном сигналом Уст «0». Регистр хранит записанную информацию до момента времени t3. К этому моменту времени на входах D1, D2, …, Dm установлены новые данные. В момент t3 подается сигнал Уст «0», в момент t4 – сигнал Тзап – в регистр будут записаны новые данные. Недостатком приведенной схемы является необходимость пода- чи сигнала Уст «0». Если триггер имеет установочные инверсные входы (не R–не S), то для записи информации подаваемой на входы D, в прямом коде необходимо вместо ЛЭ И использовать ЛЭ И-НЕ, а в цепь Уст «0» включить инвертор. Запись информации по установочному входу R с предвари- тельной установкой в «1» всех триггеров регистра. На рис. 4.8. представлена схема (а) и диаграмма (б) работы данного регистра. 102 Т Q1 Q S R Т Q2 Q S R Т Qm Q S R Уст «1» & & & Тзап DmD1 D2 t t t t Dm D2 Тзап t Q1 D1 Уст «1» Q2 Qm t t t t 1 t 2 t 3 t m а б Рис. 4.8. Запись информации по установочному входу R с предварительной установкой в «1» всех триггеров регистра Особенностью работы данного регистра является то, что данные, ко- торые подаются на его входы D, должны подаваться в обратном коде. При записи числа в регистр в состояние логического «0» уста- навливаются только те триггеры, на которые подается обратный код разряда числа, равный «1». Остальные триггеры останутся в состо- янии «1». Недостатком приведенной схемы является необходимость пода- чи сигнала Уст «1» всех разрядов триггеров. Запись информации парафазным кодом. На рис. 4.9 представ- лена схема (а) и диаграмма (б) работы данного регистра. Т Q1 Q S R Т Q2 Q S R Т Qm Q S R & & & Тзап DmD1 D2 & & &DmD2D1 t t t t Dm D2 Тзап t Q1 D1 Q2 Qm t t t 1 t 3 а б Рис. 4.9. Запись информации по установочному входу R с предварительной установкой в «1» всех триггеров регистра 103 При записи парафазным кодом прямой код числа подается на вход S, обратный код – на R. Достоинством данной схемы является отсутствие сигнала пред- варительной установки регистра. Недостатком – необходимость прямого и обратного кода числа. Ес- ли устройство работает только с прямым кодом, то для формирования обратного кода в схеме необходимо предусмотреть m инверторов. В стандартных сериях регистры, срабатывающие по уровню, пред- ставлены гораздо меньше, чем регистры, срабатывающие по фрон- ту. На рис. 4.10 в качестве примера показана ИС 8-разрядного реги- стра ИР22. Рис. 4.10. ИС регистра, срабатывающие по уровню Стробирующие входы С на схемах нередко обозначают E (от анг- лийского «enable» – «разрешение»), чтобы не путать их с тактовыми входами D триггеров. Регистр ИР22 имеет выходы с тремя состояниями (и соответ- ственно вход разрешения всех выходов –EZ), всеми восемью разря- дами управляет один стробирующий сигнал С. При единице на вхо- де С регистр работает как буфер-повторитель, а при нуле на входе С – хранит ту информацию, которая была на входе в момент отрица- тельного фронта сигнала С. Выходы у регистра ИР22 – прямые. Как и все регистры с тремя состояниями выхода, ИР22 имеет повышен- ную нагрузочную способность. 4.2.2. Тактируемые регистры Принцип действия регистров, срабатывающих по фронту тактового сигнала, ничем не отличается от принципа действия D триггера. 104 По положительному фронту тактового сигнала С каждый из вы- ходов регистра устанавливается в тот уровень, который был в этот момент на соответствующем данному выходу входе D, и сохраняет- ся таковым до прихода следующего положительного фронта сигна- ла С. То есть если триггер запоминает один сигнал (один двоичный разряд, один бит), то регистр запоминает сразу несколько (4, 6, 8, 16) сигналов (несколько разрядов, битов). Память регистра сохраняется до момента выключения питания схемы. На рис. 4.11 представлена схема регистра на D триггерах, в кото- ром данные в прямом коде подаются на входы D1, D2, …, Dm. Т Q1 Q Т Q2 Q Т Qm Q Тзап DmD2D1 D D D C C C Рис.4.11. Запись информации параллельным кодом Запись информации осуществляется фронтом сигнала Тзап (так- товый командный импульс), одновременно поступающего на входы С всех триггеров. На рис. 4.12 представлена схема регистра на JK триггерах. В данной схеме данные подаются парафазным кодом (прямой код D1, D2 …, Dm – на вход J, обратный кода – на вход К). Т Q1 Q Т Q2 Q Т Qm Q Тзап DmD1 D2 DmD2D1 J J J K K K C C C Рис. 4.12. Запись информации парафазным кодом 105 Изменение хранящейся информации в регистре памяти (запись но- вой информации) осуществляется после установки на входах D0–Dm новой цифровой комбинации (информации) при поступлении опре- деленного уровня (регистр на асинхронных триггерах или запись осуществляется по установочным входам триггера) или фронта синх- росигнала (синхроимпульса) Тзап = С на вход «С» регистра (синх- ронные триггера с записью по информационным входам). Количество разрядов записываемой цифровой информации определяется разрядностью регистра, а разрядность регистра, в свою очередь, – количеством триггеров, образующих этот регистр. В качестве разрядных триггеров регистра памяти используются триггеры, синхронизируемые уровнем или фронтом. Наращивание разрядности регистров памяти достигается добав- лением нужного числа триггеров, тактовые входы которых присо- единяют к шине синхронизации. В стандартные серии входит несколько типов параллельных ре- гистров, срабатывающих по фронту (рис. 4.13). Рис. 4.13. Параллельные регистры стандартных серий, срабатывающие по фронту Такие регистры различаются количеством разрядов, наличием или отсутствием инверсных выходов, наличием или отсутствием входа сброса (не R) или разрешения записи (не WE), а также типом выходных каскадов (2С или 3С) и соответственно наличием или отсутствием входа разрешения «не EZ». Иногда на схемах тактовый вход С обозначается WR – сигнал записи в регистр. В качестве примеров в табл. 4.1 приведена таблица истинности регистра ИР27, а в табл. 4.2 – регистра ИР37. По переходу тактового сигнала С из 0 в 1 (положительный фронт) оба регистра записывают в себя входную информацию. 106 Таблица 4.1 Таблица истинности регистра ИР27 Входы Выходы –WE C D Q 0 0→1 0 0 0 0→1 1 1 0 0 Х Не меняется 0 1 Х Не меняется 1 Х Х Не меняется Таблица 4.2 Таблица истинности регистра ИР37 Входы Выходы –EZ C D Q 0 0→1 0 0 0 0→1 1 1 0 0 X Не меняется 0 1 X Не меняется 1 X X Z Все регистры, имеющие выход с тремя состояниями, обеспечи- вают повышенную нагрузочную способность. Задержка переключе- ния регистров примерно соответствует задержке переключения триггеров. Одно из основных применений регистров состоит в хранении тре- буемого кода в течение нужного времени. Регистры также могут применяться в составе вычислителей, вы- полняя функцию накопителя результата вычисления. Рассмотрим пример схемы такого вычислителя – накапливаю- щий сумматор. В самом названии схемы отражена ее функция: она суммирует и накапливает результат. Накапливающий сумматор (рис. 4.14) состоит из сумматора и выходного регистра, охваченных обратной связью. 107 Рис. 4.14. Структура накапливающего сумматора То есть на один вход сумматора подается код с выходов реги- стра, а на другой – входной код. В результате с каждым следующим фронтом тактового сигнала в регистр записывается код суммы входного кода с предыдущим содержимым регистра, с предыдущей суммой. Например, если входной код равен трем, а в регистре запи- сан код 6, то в следующем такте в регистр будет записан код 9 (то есть 6 + 3), в следующем такте – код 12 (то есть 9 + 3) и т. д. Полу- чается, что на выходе накапливающего сумматора формируется равномерно увеличивающийся двоичный код, и шаг этого увеличе- ния можно менять. В данном случае удобно применять регистр со сбросом, например ИР35. 4.3. Регистры сдвига Регистры сдвига или сдвиговые регистры (англ. shift register) пред- ставляют собой последовательно соединенную цепочку триггеров. То есть в сдвиговых регистрах все триггеры соединены в после- довательную цепочку (выход каждого предыдущего триггера со- единен со входом D следующего триггера). Тактовые входы всех триггеров (С) объединены между собой. В результате такой триггер может рассматриваться как линия задержки, входной сигнал кото- рой последовательно перезаписывается из триггера в триггер по фронту тактового сигнала С. Информационные входы и выходы триггеров могут быть выведены наружу, а могут и не выводиться – в зависимости от функции, выполняемой регистром. Основной режим их работы – это сдвиг разрядов кода, записанно- го в эти триггеры, то есть по тактовому сигналу содержимое каждого предыдущего триггера переписывается в следующий по порядку в цепочке триггер. Код, хранящийся в регистре, с каждым тактом сдви- 108 гается на один разряд в сторону старших разрядов или в сторону младших разрядов, что и дало название регистрам данного типа. На схемах символом регистра служат буквы RG. Для регистров сдвига указывается также направление сдвига: → вправо (основной режим, который есть у всех сдвиговых регистров); ← влево (этот режим есть только у некоторых, реверсивных сдвиговых регистров); ↔ реверсивный (двунаправленный), то есть записанную инфор- мацию можно сдвигать по линейке триггеров вправо или влево. Для включения режима сдвига предусматривают специальный управ- ляющий вход. Направление сдвига отражает внутреннюю структуру регистров сдвига (рис. 4.15) и перезапись сигналов последовательно по цепоч- ке триггеров. При этом триггеры, вполне естественно, нумеруются слева направо, например, от 0 до 7 (или от 1 до 8) для 8-разрядных регистров. В результате сдвиг информации регистром вправо пред- ставляет собой сдвиг в сторону разрядов, имеющих большие номе- ра, а сдвиг информации регистром влево – это сдвиг в сторону раз- рядов, имеющих меньшие номера. Рис. 4.15. Направление сдвига в сдвиговых регистрах Однако, как известно, в любом двоичном числе слева располо- жены старшие разряды, а справа – младшие. Поэтому сдвиг двоич- ного числа вправо будет сдвигом в сторону младших разрядов, а сдвиг влево – сдвигом в сторону старших разрядов. О такой осо- бенности необходимо помнить разработчику цифрового прибора. Регистры сдвига могут выполнять функции хранения и преобра- зования информации и быть использованы для построения умножи- телей и делителей чисел двоичной системы счисления, так как сдвиг 109 двоичного числа влево на один разряд соответствует умножению его на два, а сдвиг вправо – делению на два. Регистры сдвига широко используются для выполнения различ- ных временных преобразований цифровой информации: последова- тельное накопление цифровой информации с последующей одно- временной выдачей (преобразование последовательной цифровой информации в параллельный код) или одновременный прием (па- раллельный прием) информации с последующей последовательной выдачей (преобразование параллельного кода в последовательный). Регистры сдвига могут служить также в качестве элементов за- держки сигнала, представленного в цифровой форме: регистры с последовательным приемом (вводом) и выводом осуществляют за- держку передачи информации на m + 1 тактов (m + 1 – число разря- дов регистра) машинного времени. Регистры сдвига чаще всего реализуются на D триггерах (рис. 4.16, а) или на RS триггерах (рис. 4.16, б), где для ввода информации в пер- вый разряд включается инвертор (первый разряд представляет со- бой D триггер). Следует отметить, что все регистры сдвига строятся на базе двух- ступенчатых или синхронизируемых фронтом синхроимпульса триг- геров. Регистры сдвига могут быть построены и на триггерах односту- пенчатой структуры. В этом случае в каждом разряде регистра нуж- но использовать два триггера, которые управляются двумя сдвину- тыми во времени тактовыми импульсами. Если бы в регистре были применены одноступенчатые триггеры по одному на разряд, то пра- вило работы регистра было бы нарушено: при первом же импульсе сдвига информация, записавшись в первый разряд, перешла бы во второй, затем в третий и т. д. Разрядность регистров сдвига, как и у регистров хранения, опре- деляется количеством триггеров, входящих в их состав. Работу регистра сдвига рассмотрим на примере схемы, приведен- ной на рис. 4.16. Можно предположить, что в начале все триггеры регистра нахо- дятся в состоянии логического нуля, то есть Q0 = 0, Q1 = 0, Q2 = 0, Q3 = 0. Если на входе D триггера Т1 имеет место логический нуль, то поступление синхроимпульсов на входы «С» триггеров не меняет их состояния. 110 а б в г Рис. 4.16. Регистры сдвига и диаграммы работы на D триггерах (а, б) и на RS триггере (в, г) Как следует из рис. 4.16, синхроимпульсы поступают на соответ- ствующие входы всех триггеров регистра одновременно и записы- вают в них то, что находится на их информационных входах. На ин- формационных входах триггеров Т2, Т3, Т4 – уровни логического «нуль», так как информационные входы последующих триггеров со- единены с выходами предыдущих триггеров, находящихся в состоя- нии логического «нуля», а на вход «D» первого триггера, по условию примера, подается «0» из внешнего источника информации. При подаче на вход «D» первого триггера «1», с приходом пер- вого синхроимпульса, в этот триггер запишется «1», а в остальные триггеры – «0», так как к моменту поступления фронта синхроим- пульса на выходе триггера Т1 «еще» присутствовал логический «0». Таким образом, в триггер Т1 записывается та информация (тот бит), которая была на его входе «D» в момент поступления фронта син- хроимпульса и т. д. При поступлении второго синхроимпульса логическая «1» с вы- хода первого триггера запишется во второй триггер и в результате происходит сдвиг первоначально записанной «1» с триггера Т1 в триггер Т2, из триггера Т2 – в триггер Т3 и т. д. Таким образом про- изводится последовательный сдвиг поступающей на вход регистра информации (в последовательном коде) на один разряд вправо в каждом такте синхроимпульсов. 111 После поступления m синхроимпульсов регистр оказывается пол- ностью заполненным разрядами числа, вводимого через последова- тельный ввод «D». В течение следующих четырех синхроимпульсов производится последовательный поразрядный вывод из регистра записанного чис- ла, после чего регистр оказывается полностью очищенным (регистр окажется полностью очищенным только при условии подачи на его вход уровня «0» в режиме вывода записанного числа). Реверсивные регистры сдвига объединяют в себе свойства реги- стров прямого и обратного сдвига. Рис. 4.17. Разряд реверсивного регистра В стандартные серии цифровых микросхем входит несколько типов сдвиговых регистров, отличающихся возможными режимами работы, записи, чтения и сдвига, а также типом выходных каскадов (2С или 3С). На рис. 4.18 представлены микросхемы регистров сдвига. Рис. 4.18. Сдвиговые регистры 112 Регистр ИР8 – наиболее простой из регистров сдвига. Он пред- ставляет собой 8-разрядную линию задержки, то есть имеет только один информационный вход, на который последовательно подается сдвигаемая информация (точнее, два входа, объединенных по функ- ции 2И), и восемь параллельных выходов. Сдвиг в сторону выходов со старшими номерами осуществляется по переднему фронту тактового сигнала С. Имеется также вход сброса «не R», по нулевому сигналу на котором все выходы реги- стра сбрасываются в нуль. На рис. 4.19 представлен пример увеличения разрядности реги- стра на примере ИС ИР9. Рис. 4.19. Соединение регистров ИР9 для увеличения разрядности Регистр ИР24 имеет двунаправленную параллельную шину дан- ных, то есть одни и те же выводы микросхемы используются как для параллельной записи информации в регистр, так и для парал- лельного чтения информации из регистра. При этом двунаправлен- ные выводы данных имеют повышенную нагрузочную способность. Это позволяет легко сопрягать ИР24 с многоразрядными микросхе- мами памяти и с двунаправленными буферами. Регистр ИР24 обеспечивает сдвиг информации в обоих направ- лениях. Имеются входы расширения DR и DL, а также выходы рас- ширения Q0 и Q7, что позволяет легко наращивать разрядность. Отличие выходов Q0 и Q7 от нулевого и седьмого разрядов дан- ных состоит в том, что Q0 и Q7 – однонаправленные, то есть в лю- бом режиме работы выдают информацию с выходов внутренних триггеров младшего и старшего разрядов. 113 Тактируется регистр положительным фронтом сигнала С. Предусмотрен сброс регистра нулевым сигналом на входе «не R». Режим работы микросхемы определяется сигналами на управля- ющих входах SR и SL. При единичном сигнале на SR и нулевом сигнале на SL по поло- жительному фронту сигнала С происходит сдвиг информации впра- во (в сторону разрядов с большими номерами). Запись в разряд 0 производится при этом со входа расширения DR. При единичном сигнале на SL и нулевом сигнале на SR по поло- жительному фронту сигнала С происходит сдвиг информации влево (в сторону разрядов с меньшими номерами). Запись в разряд 7 про- изводится при этом со входа расширения DL. При обоих нулях на входах SR и SL регистр переходит в режим хранения. Во всех этих случаях разряды данных работают как вход или как выход, в зависимости от сигналов –EZ. При обеих единицах на входах SR и SL по положительному фрон- ту С в регистр записывается параллельный код, причем разряды дан- ных переходят в состояние приема независимо от сигналов –EZ. Таблица истинности регистра ИР24 приведена в виде табл. 4.3. Таблица 4.3 Таблица истинности регистра сдвига ИР2 Выходы Функция С Не R SR SL Х 0 Х Х Сброс 0→1 1 1 0 Сдвиг вправо 0→1 1 0 1 Сдвиг влево 0→1 1 1 1 Параллельная запись Х 1 0 0 Хранение Объединяя два регистра ИР24, легко получить 16-разрядный сдви- говый регистр с сохранением всех возможностей одной микросхе- мы (рис. 4.20). Главное применение всех регистров сдвига состоит в преобразо- вании параллельного кода в последовательный, и наоборот. 114 Рис. 4.20. Объединение регистров ИР24 для увеличения разрядности 4.4. Способы вывода информации из регистра Так как регистры строятся на триггерах, а триггер имеет прямой Q и инверсный –Q выходы, то существует несколько способов вывода информации из регистра. 1. Прямым параллельным m-разрядным кодом на m-разрядную шину (рис. 4.21). Для вывода информации подается сигнал Твыв пр.пар высокого уровня. Причем сигнал Твыв пр.пар должен быть подан после сигнала Тзап (должно соблюдаться условие Тзап Твыв пр.пар = 0) и необходимо учитывать время задержки самого триггера, на котором реализован регистр. & Т Q1 Q Т Q2 Q Т Qm Q Тзап J J J K K K C C C ... & & Твыв.пр.пар Рис. 4.21. Вывод информации прямым m-разрядным кодом на m-разрядную шину 2. Обратным параллельным m-разрядным кодом на m-разрядную шину (в обратном коде на одну шину) (рис. 4.22). Для вывода инфор- 115 мации подается сигнал Твыв об.пар высокого уровня. При подаче управ- ляющих сигналов должно соблюдаться условие Тзап Твыв об.пар = 0. & Т Q1 Т Q2 Т Qm Тзап J J J K K K C C C ... & & Твыв.об.пар Рис. 4.22. Вывод информации обратным m-разрядным кодом на m-разрядную шину 3. Прямым или обратным параллельным m-разрядным кодом на m-разрядную шину (рис. 4.33). Сигналы Твыв.пр и Твыв.обр подаваться вместе не могут, то есть должно соблюдаться условие Твыв.пр Твыв обр = 0. Кроме этого, сигналы вывода должны подаваться после сигнала за- писи (в составе примера показана запись параллельным прямым ко- дом) с учетом задержки триггера (в данном примере триггер D) ана- логично схемам, представленным на рис. 4.21 и 4.22. В зависимости от поданного в данный момент времени сигнала вывода выход Yi соответствует прямому (Qi) или обратному (–Qi) кодам. Рис. 4.23. Вывод информации прямым или обратным m-разрядным кодом 116 на m-разрядную шину 4. Парафазным m-разрядным кодом (прямой m-разрядный код на одну шину, обратный m-разрядный код – на другую шину). Из рис. 4.24 видно, что при подаче управляющего сигнала Твыв.параф на одну ши- ну m-разрядную шину выводится прямой код числа, а на вторую m- разрядную шину выводится обратный код числа. Для корректной работы схемы должно соблюдаться условие Тзап Твыв.параф = 0. & Т Q1 Т Q2 Т Qm Тзап J J J K K K C C C ... & & Твыв.параф. & & & ... Q1 Q2 Qm Рис. 4.24. Вывод информации парафазным m-разрядным кодом Все перечисленные способы действительны и для последователь- ного вывода информации из регистра. Контрольные вопросы 1. Что такое регистр? 2. Какие регистры вы знаете? 3. Для чего предназначены регистры памяти? 4. На каких триггерах строятся регистры памяти? 5. Какие способы ввода информации в регистр, построенный на триггерах с установочными входами, вы знаете? 6. Изобразите функциональную схему регистра с параллельным приемом и параллельной выдачей информации. 7. Изобразите функциональную схему регистра с последователь- ным приемом и последовательной выдачей информации. 117 8. Изобразите функциональную схему регистра с последователь- ным приемом и параллельной выдачей информации. 9. Изобразите функциональную схему регистра с параллельным приемом и последовательной выдачей информации. 10. Изобразите функциональную схему реверсивного регистра. 11. Какие регистры памяти относятся к тактируемым регистрам? 12. Какие регистры памяти относятся к стробируемым регистрам? 13. Изобразите схему регистра памяти с однофазным вводом ин- формации (в прямом коде). 14. Изобразите схему регистра памяти, в который информация вводится парафазным кодом. 15. Изобразите условное обозначение и таблицу истинности ре- гистра ИР22. Поясните его работу. 16. Изобразите условное обозначение и таблицу истинности ре- гистра ИР27. Поясните его работу. 17. Изобразите условное обозначение и таблицу истинности ре- гистра ИР37. Поясните его работу. 18. Какие регистры называются сдвиговыми? Назовите режимы их работы. 19. Изобразите условное обозначение и таблицу истинности ре- гистра ИР8. Поясните его работу. 20. На примере регистра ИР8 объясните увеличение разрядности. 21. Изобразите условное обозначение и таблицу истинности ре- гистра ИР24. Поясните его работу. 22. На примере регистра ИР24 объясните увеличение разрядности. 23. Какие способы вывода информации вы знаете? 24. Изобразите схему вывода m-разрядного числа из регистра в прямом коде со старшего разряда на одну шину. 25. Изобразите схему вывода m-разрядного числа из регистра в обратном коде с младшего разряда на одну шину. 26. Изобразите схему вывода m-разрядного числа из регистра в прямом или обратном коде со старшего разряда на одну шину. 27. Изобразите схему вывода m-разрядного числа из регистра в прямом или обратном коде с младшего разряда на одну шину. 28. Изобразите схему вывода m-разрядного числа из регистра в прямом и обратном коде (парафазным кодом) с младшего разряда. 118 Индивидуальное задание З а д а н и е 1. Согласно заданному преподавателем варианту начертите схему и диаграмму работы указанного в таблице 4-раз- рядного регистра. Ва- ри- ант Триггер Тип ввода Тип вывода Вводимые данные 1 2 3 4 5 1 DС c установоч- ными «не RS» Параллельным ко- дом с предвари- тельной установ- кой в 0 (высоким) Со старшего в пря- мом коде с обну- лением регистра 0111 2 DС c установоч- ными «не R–не S» Парафазным С младшего в пря- мом с обнулением регистра 1010 3 DС c установоч- ными «не R–не S» Параллельным ко- дом с предвари- тельной установ- кой в 1510 (низким) Парафазным со старшего с обну- лением регистра 1100 4 DС c установоч- ными RS В прямом с млад- шего В прямом или обратном коде на 4-х разрядную шину 1000 5 СJK c устано- вочными не RS Параллельным ко- дом с предвари- тельной установ- кой в 0 (низким) В прямом или об- ратном коде со старшего с обну- лением регистра 1010 6 СJK c установоч- ными «не R–не S» Параллельным ко- дом с предвари- тельной установ- кой в 0 (высоким) Парафазным со старшего 0011 7 СJK c установоч- ными R «не S» Парафазным В обратном коде со старшего с об- нулением регистра 1101 8 СJK c устано- вочными «не RS» В обратном с младшего Парафазным 1101 9 Асинхронный JK В прямом со старшего В обратном или прямом коде на 4-разрядную шину 0010 119 Окончание табл. 4.4 1 2 3 4 5 10 Асинхронный не JK В прямом с млад- шего Парафазным 1000 11 Асинхронный J не K Парафазным В обратном коде с младшего 0001 12 Т c установоч- ными не RS В обратном со старшего Парафазный на две шины 0101 13 Т c установоч- ными не R–не S В прямом со старшего В прямом или в об- ратном коде на 4-разрядную шину 0110 14 Т c установоч- ными R не S В обратном с млад- шего Парафазным 0100 15 Т c установоч- ными RS В обратном с младшего В обратном коде на две 4-разрядные шины 1010 16 D Параллельным кодом в прямом В прямом коде на две 4-разрядные шины 1011 17 Синхронный JK без установочных Параллельным кодом с предвари- тельной установ- кой в 0 (высоким) В прямом с млад- шего с обнулени- ем регистра 1100 18 –С–JK c устано- вочными R–S Параллельным ко- дом с предвари- тельной установ- кой в 0 (низким) В прямом со стар- шего с обнулением регистра 1101 19 –СJ–K без уста- новочных Парафазным В прямом или об- ратном кодах со старшего 0100 20 –СJK с устано- вочными устано- вочных не RS Параллельным ко- дом с предвари- тельной установ- кой в 0 низким) В прямом с млад- шего с обнулением регистра 0101 21 –С–J–K с устано- вочными устано- вочных не R–не S Параллельным ко- дом с предвари- тельной установ- кой в 0 (высоким) В прямом с млад- шего с обнулением регистра 0011 120 5. СЧЕТЧИКИ 5.1. Общие сведения Счетчик представляет собой устройство, которое осуществляет счет сигналов, поступающих на его вход, и хранение накапливае- мой величины. В основе любого счетчика лежат триггеры, но в счетчиках триг- геры соединены более сложными связями. Внутренняя память счетчиков – оперативная, то есть ее содержи- мое сохраняется только до тех пор, пока включено питание схемы. В цифровых приборах счетчик используется для формирования последовательности чисел, для деления частоты и подсчета количе- ства сигналов. Как следует из самого названия, счетчики предназначены для счета входных импульсов, то есть с приходом каждого нового вход- ного импульса двоичный код на выходе счетчика увеличивается (или уменьшается) на единицу (рис. 5.1). Срабатывать счетчик мо- жет по отрицательному фронту входного (тактового) сигнала (как на рисунке) или по положительному фронту. Рис. 5.1. Работа 4-разрядного двоичного счетчика Режим счета обеспечивается использованием внутренних триг- геров, работающих в счетном режиме. Выходы счетчика представ- ляют собой выходы триггеров. Каждый выход счетчика представля- ет собой разряд двоичного кода, причем разряд, переключающийся чаще других (по каждому входному импульсу), будет младшим, а разряд, переключающийся реже других, – старшим. Число разрядов счетчика определяется максимальной разрядно- стью числа, которое должно в нем храниться. Двоичный N-разряд- ный счетчик имеет 2N различных состояний. Каждому состоянию счетчика соответствует двоичное число, начиная от 0 до N –1. 121 Счетчик, образованный цепочкой из m триггеров может подсчи- тать в двоичном коде 2m импульсов, то есть его коэффициент (мо- дуль) счета Ксч = 2m. Каждый из триггеров называется разрядом счетчика. К основным параметрам счетчика кроме Ксч относятся разрешаю- щая способность (tр) и время установления кода (tуст). Разрешающая способность – минимально допустимый интервал времени между входными импульсами, при котором еще не проис- ходит сбоя, то есть пропуска счета сигналов. Время установки кода – это интервал времени между моментом поступления на вход импульса счета и моментом завершения пере- хода счетчика в нулевое состояние. По направлению счета счетчики классифицируются следующим образом: суммирующие; вычитающие; реверсивные. Суммирующие счетчики работают на увеличение выходного ко- да по каждому входному импульсу; это основной режим, имеющий- ся во всех счетчиках, он называется режимом прямого счета. По модулю счета счетчики делятся: на двоичные; двоично-десятичные; с произвольным модулем счета. Большинство счетчиков работает в обычном двоичном коде (дво- ичные счетчики), то есть считают от 0 до (2N – 1), где N – число разрядов выходного кода счетчика. Четырехразрядный счетчик в режиме прямого счета будет считать от 0 (код 0000) до 15 (код 1111). После максимального значения кода счетчик по следующему входному импульсу переключается опять в нуль, то есть работает по кругу. Если же счет – инверсный, то счетчик считает до нуля, а дальше переходит к максимальному коду 111...1. В двоично-десятичных счетчиках предельный код на выходе не превышает максимального двоично-десятичного числа, возможного при данном количестве разрядов. Например, 4-разрядный двоично- десятичный счетчик в режиме прямого счета будет считать от 0 (код 0000) до 9 (код 1001), а затем снова от 0 до 9. При инверсном счете 122 двоично-десятичные счетчики считают до нуля, а со следующим входным импульсом переходят к максимально возможному двоич- но-десятичному числу (то есть 9 – для 4-разрядного счетчика). Двоично-десятичные счетчики удобны, например, при организа- ции десятичной индикации их выходного кода. По способу организации внутренних связей счетчики классифи- цируются как устройства: с последовательным переносом (асинхронные счетчики); параллельным переносом (синхронные счетчики); комбинированным переносом; кольцевые. Классификационные признаки независимы и могут встречаться в различных сочетаниях, например, счетчик может быть двоичный суммирующий с параллельным переносом. Принципиальные различия между этими группами проявляются только на втором уровне представления, на уровне модели с вре- менными задержками. Причем больше всего эти различия проявля- ются при каскадировании счетчиков. Наибольшим быстродействием обладают синхронные счетчики, наименьшим – асинхронные, наиболее просто управляемые по сравнению с другими. Каждая груп-па счетчиков имеет свою область применения. 5.2. Счетчики с последовательным переносом (асинхронные счетчики) Асинхронные счетчики строятся из простой цепочки триггеров, каждый из которых работает в счетном режиме. Выходной сигнал каждого триггера служит входным сигналом для следующего триг- гера. Поэтому все разряды (выходы) асинхронного счетчика пере- ключаются последовательно (отсюда название – последовательные счетчики), один за другим, начиная с младшего и кончая старшим. Каждый следующий разряд переключается с задержкой относи- тельно предыдущего. Чем больше разрядов имеет счетчик, тем большее время ему тре- буется на полное переключение всех разрядов. Задержка переклю- чения каждого разряда примерно равна задержке триггера (tзд.тр), а полная задержка установления кода на выходе счетчика равна за- держке одного разряда, умноженной на число разрядов счетчика. 123 При периоде входного сигнала, меньшем полной задержки уста- новления кода всего счетчика, правильный код на выходе счетчика не успеет установиться. Это накладывает жесткие ограничения на период (частоту) входного сигнала (Fсч), причем увеличение коли- чества разрядов счетчика, к примеру, автоматически уменьшает вдвое предельно допустимую частоту входного сигнала. 5.2.1. Суммирующие счетчики Процесс двоичного счета может быть описан посредством таб- лицы последовательности чисел, в которой каждое число соответ- ствует определенному состоянию счетчика. Состояние 3-разрядного суммирующего счетчика описывается табл. 5.1. Исходным состоянием такого счетчика является нулевое состояние. На вход счетчика поступает последовательность счетных сигна- лов Т0. Таблица 5.1 Процесс двоичного счета суммирующего счетчика Номер состояния Q2 Q1 Q0 Т0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 1 2 0 0 1 1 0 0 0 1 3 0 0 1 1 1 1 0 1 4 1 1 0 0 0 0 0 1 5 1 1 0 0 1 1 0 1 6 1 1 1 1 0 0 0 1 7 1 1 1 1 1 1 0 1 124 Из таблицы следует, что с приходом очередного счетного импульса Т0 к содержимому счетчика прибавляется единица. При этом на еди- ницу увеличивается номер состояния, являющийся десятичным экви- валентом соответствующего данному состоянию двоичного числа. Изменение состояния каждого последующего разряда происхо- дит при изменении состояния предыдущего разряда от 1 к 0. Это означает, что всякий раз, когда данный триггер в счётчике перехо- дит из состояния 1 в состояние 0, на его выходе должен формиро- ваться сигнал переноса, вызывающий срабатывание следующего триг- гера. Если же данный триггер переходит из 0 в 1, то сигнала пере- носа на его выходе не должно быть. Из табл. 5.1 также следует, что триггер первого, самого младше- го разряда, должен менять свое состояние каждый раз с приходом очередного счетного импульса, а триггер каждого последующего раз- ряда – вдвое реже триггера предыдущего разряда. Описанные порядок смены состояний счетчика и характер про- цесса их установления могут быть реализованы, если счетчик будет построен на последовательно соединенных Т триггерах. Каждый последующий разряд при этом будет переключаться сиг- налом переноса, формируемым на выходе предыдущего разряда. Счетные импульсы должны быть поданы на вход триггера само- го младшего разряда. Счетчики, построенные таким образом, получили название счет- чиков с последовательным переносом. Схема суммирующего счетчика с последовательным переносом на Т триггерах приведена на рис. 5.2, а. Диаграмма работы суммирующего счетчика представлена на ри- сунке (рис. 5.2, б). ТТ Q0 Q ТТ Q1 Q ТТ Q2 QТ Т Т t t Q0 Т0 Q1 Q2 t t tзд.тр 2tзд.тр 3tзд.тр а б Рис. 5.2. Суммирующие счетчики 125 Максимальная частота работы такого счетчика определяется мак- симально допустимой частотой переключения его младшего разряда. Частота следования сигналов счета составляет Fсч ≤ 1 / (tсч + tзд.тр). Числа, формируемые счетчиком, могут быть выведены из него в параллельном коде (прямой или обратный) посредством одновре- менного опроса состояний всех разрядов счетчика. Такой опрос мо- жет происходить только в паузе между сигналами счета, то есть по- сле того, как завершится переходный процесс, связанный с переклю- чением триггерной схемы. В этом случае минимальный период следования счетных импуль- сов должен быть увеличен на время, необходимое для полного пе- реключения всех m-разрядов счетчика и опроса его состояния: Тсч ≥ tсч + m tзд.т + tопр, где tсч – длительность счетного импульса Т0; tзд.т – время переключения триггера; tопр – длительность сигнала опроса. На рис. 5.3 представлена функциональная схема (а) и условное обо- значение (б) суммирующего двоичного счетчика с последовательным переносом с предварительной установкой в нулевое состояние. а б Рис. 5.3. Функциональная схема (а) и условное обозначение (б) суммирующего двоичного счетчика с последовательным переносом с предварительной установкой в нулевое состояние Для установки исходного состояния служит шина «Уст.0», в ко- торой объединены установочные R-входы всех триггеров. Нулевое состояние триггеров устанавливается подаваемым по этой шине по- ложительным импульсом напряжения между уровнями 0 и 1. 126 На левом поле условного графического обозначения счетчика (рис. 53, б) показано, что его входом является Т1 – вход первого разряда, а на правом поле указан «вес» каждого разряда. 5.2.2. Вычитающие счетчики Вычитающий счетчик с последовательным переносом имеет об- ратный порядок смены состояний: с приходом очередного счетного импульса содержащееся в счетчике число уменьшается на единицу (табл. 5.2). Таблица 5.2 Процесс двоичного счета вычитающего счетчика Номер состояния Q2 Q1 Q0 Т0 0 1 1 1 1 1 0 0 1 1 1 1 1 0 0 1 0 1 2 1 1 0 0 1 0 0 1 3 1 0 0 1 0 1 0 1 4 0 0 1 1 1 0 0 1 5 0 0 1 0 0 1 0 1 6 0 0 0 0 1 0 0 1 7 0 1 0 1 0 1 0 1 Другая особенность вычитающего счетчика – триггер каждого последующего разряда переключается в противоположное состоя- ние при изменении уровня на выходе триггера предыдущего разря- да от 0 к 1, то есть при сигнале займа, обратном сигналу переноса в суммирующем счетчике. 127 Строится вычитающий счетчик так же, как суммирующий, но с тем отличием, что со входом каждого последующего триггера в отличие от рис. 5.4, а соединяется инверсный выход предыдущего триггера. ТТ Q0 Q ТТ Q1 Q ТТ Q2 Q Т0 Т Т Т t t Q0 Т0 Q1 Q2 t t Q0 Q1 t t 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 а б Рис. 5.4. Вычитающий счетчик с последовательным переносом (а) и диаграмма его работы (б) Кроме суммирующих и вычитающих счетчиков имеются ревер- сивные счетчики. Реверсивные счетчики изменяют направление счета под воздей- ствием управляющего сигнала. На рис. 5.2 и 5.3 видно, что счетчики прямого и обратного счета различаются лишь точкой съема сигнала, подаваемого с предыдущего разряда на последующий. Если управ- ляющий сигнал перестраивает межразрядные связи, перенося точку съема сигнала с одного выхода триггера на другой, то реализуется схема реверсивного счетчика (рис. 5.5). Рис. 5.5. Реверсивный счетчик У асинхронных счетчиков (или счетчиков с последовательным переносом) каждый триггер переключается выходным сигналом пре- 128 дыдущего триггера. Временные состязания сигналов в таких счет- чиках отсутствуют, поскольку триггеры переключаются поочередно один за другим. Последовательные счетчики отличаются простотой схемы, но обладают низким быстродействием. В составе стандартных серий цифровых микросхем асинхронных счетчиков немного. Для примера на рис. 5.6 приведен 4-разрядный двоичный счетчик ИЕ5. Рис. 5.6. ИС асинхронного счетчика ИЕ5 Счетчик ИЕ5 имеет две части: один триггер (одноразрядный счет- чик) со входом С1 и выходом 1 и три триггера (трехразрядный счетчик) со входом С2 и выходами 2, 4, 8. Оба счетчика – двоичные, то есть первый считает до двух, а второй – до восьми. При объединении входа С2 с выходом 1 получается 4-разрядный двоичный счетчик, считающий до 16. Счет производится по отрица- тельному фронту входных сигналов С1 и С2. Предусмотрена воз- можность сброса счетчика в нуль по сигналам R1 и R2, объединен- ным по функции И. Таблица истинности счетчика ИЕ5 при соединении входа С2 и выхода 1 (при 4-разрядном выходном коде) приведена в табл. 5.3. Таблица 5.3 Таблица истинности счетчика ИЕ5 Выходы Выходы С1 R1 R2 8 4 2 1 Х 1 1 0 0 0 0 1 0 0 Х Счет 1 0 Х 0 Счет 129 5.2.3. Увеличение разрядности асинхронных счетчиков Для получения счетчика требуемой разрядности приходится объ- единять (каскадировать) несколько интегральных микросхем. На рис. 5.7 показано соединение трех счетчиков ИЕ5 для полу- чения 12-разрядного асинхронного счетчика со сбросом в нуль. Рис. 5.7. Объединение трех счетчиков ИЕ5 для увеличения разрядности 5.2.4. Применение асинхронных счетчиков Основное применение асинхронных счетчиков состоит в пост- роении всевозможных делителей частоты, то есть устройств, выда- ющих выходной сигнал с частотой, в несколько раз меньшей, чем частота входного сигнала. В данном случае нас интересует не вы- ходной код счетчика, то есть не все его разряды одновременно, а только один разряд. Простейший пример такого делителя частоты на десять приведен на рис. 5.8. В делителе использован счетчик ИЕ2, у которого одно- разрядный внутренний счетчик включен после трехразрядного внут- реннего счетчика. Трехразрядный счетчик делит частоту входного сигнала на пять, но выходные импульсы имеют скважность, не рав- ную двум (она равна пяти). Рис. 5.8. Делитель частоты на 10 130 Иногда возникает задача деления частоты входного сигнала в про- извольное число раз (не в 10 и не в 2n, что легко обеспечивается самой структурой стандартных счетчиков). В этом случае можно организовать сброс счетчика при достижении им требуемого кода путем введения обратных связей. На рис. 5.9 показан простейший делитель частоты на девять на основе счетчика ИЕ9. При достижении его выходным кодом значе- ния девять (то есть 1001) счетчик автоматически сбрасывается в нуль по входам R1 и R2, и счет начинается снова. В результате ча- стота выходного сигнала в девять раз меньше частоты входного. Рис. 5.9. Делитель частоты на девять с обратными связями Если в числе, на которое надо делить частоту, больше двух еди- ниц (например, 15, то есть 1111, или 13, то есть 1101), то для фор- мирования сигнала сброса надо использовать элементы 2И, 3И или 4И, чтобы объединить все выходы, равные единице. В результате можно построить делитель входной частоты в любое число раз от 2 до 2N, где N – число разрядов используемого счетчика. 5.3. Счетчики с параллельным переносом (синхронные счетчики) Из работы трехразрядного счетчика с последовательным перено- сом следует, что в наихудшем случае новое его состояние устанав- ливается с задержкой, равной утроенной задержке переключения одного триггера, что вызвано последовательным во времени рас- пространением сигнала переноса через все разряды счетчика. Один из широко применяемых способов ускорения переноса в счетчике основан на введении логических элементов, с помощью которых достигается возможность одновременного (параллельного) формирования сигнала переноса для всех разрядов. 131 Для реализации этого способа применяют TV триггеры. На Т-вхо- ды всех триггеров одновременно подаются счетные импульсы, а на V-вход каждого триггера поступает сигнал переноса, формируемый логической схемой в виде уровня 1. Пример суммирующего счетчика с параллельным переносом на TV триггерах приведен на рис. 5.10. Рис. 5.10. Суммирующий счетчик с параллельным переносом Быстродействие этого счетчика выше, чем счетчика с последова- тельным переносом, поскольку оно равно быстродействию перено- са одного разряда. Недостаток – необходимость включения в схему элемента И с нарастающим от разряда к разряду числом входов. Это нарушает регулярность структуры и ограничивает возможность наращивания его схемы. Частично этот недостаток можно устранить при исполь- зовании триггеров с входной логикой. Многие серии микросхем содержат JK триггеры с входной логи- кой. При реализации счетчика на таких триггерах исключаются до- полнительные логические элементы в цепях переноса. Однако огра- ничение в числе разрядов остается. На таких триггерах можно по- строить лишь четырехразрядный счетчик (рис. 5.11). Рис. 5.11. Счетчик на JK триггерах с входной логикой 132 Вычитающий счетчик с параллельным переносом строится так же, как и суммирующий, но сигналы переноса снимаются с инверс- ных относительно используемых в суммирующем счетчике выходов триггеров. 5.3.1. Синхронные счетчики с асинхронным переносом Синхронные счетчики с асинхронным переносом занимают про- межуточное положение по быстродействию между асинхронными и полностью синхронными счетчиками. Основная суть их работы сводится к следующему: все разряды одного счетчика переключаются одновременно, но при каскадиро- вании каждый следующий счетчик (имеющий более старшие разря- ды) переключается с задержкой относительно предыдущего счетчи- ка (дающего более младшие разряды). То есть задержка переключе- ния многоразрядного счетчика увеличивается в данном случае не с каждым новым разрядом (как у асинхронных счетчиков), а с каждой новой микросхемой (например, 4-разрядной). Сигнал переноса у этих счетчиков при прямом счете вырабаты- вается тогда, когда все разряды равны единице. Примером синхронного счетчика с асинхронным переносом мо- жет служить двоично-десятичный счетчик ИЕ6 (рис. 5.12). Счетчик реверсивный, обеспечивает как прямой счет (по положительному фронту на входе +1), так и обратный счет (по положительному фронту на входе –1). При прямом счете отрицательный сигнал переноса вырабатывается на выходе >9. При обратном (инверсном) счете от- рицательный сигнал переноса вырабатывается на выходе < 0 после достижения выходным кодом значения 0000. Имеется возможность сброса счетчика в нуль положительным сигналом на входе R, а так- же возможность параллельной записи в счетчик кода со входов D1, D2, D4, D8 по отрицательному сигналу на входе не WR. При парал- лельной записи информации счетчики ведут себя как регистры- защелки, то есть выходной код счетчика повторяет входной код, пока на входе не WR присутствует сигнал нулевого уровня. 133 Рис. 5.12. Синхронный счетчики с асинхронным переносом ИЕ6 Таблица режимов работы счетчик приведена в табл. 5.4. Таблица 5.4 Таблица режимов работы счетчиков ИЕ6 Выходы Режим работы R Не WR +1 –1 1 Х Х Х Сброс в нуль 0 0 Х Х Параллельная запись 0 1 1 1 Хранение 0 1 0 0 Хранение 0 1 0 1 1 Прямой счет 0 1 1 0 1 Обратный счет На рис. 5.13 показана организация 12-разрядного счетчика на трех микросхемах ИЕ7. Этот счетчик относится к реверсивным счетчи- кам: может считать как на увеличение (прямой счет), так и на умень- шение (обратный счет). Рис. 5.13. Объединение счетчиков ИЕ7 для увеличения разрядности 134 5.3.2. Синхронные счетчики с синхронным переносом Синхронные (или параллельные) счетчики представляют собой наиболее быстродействующую разновидность счетчиков. Наращи- вание их разрядности при соблюдении определенных условий не приводит к увеличению полной задержки срабатывания, то есть именно синхронные счетчики работают как идеальные, все разряды которых срабатывают одновременно, параллельно. Задержка сраба- тывания счетчика в этом случае примерно равна задержке срабаты- вания одного триггера. Достигается такое быстродействие суще- ственным усложнением внутренней структуры микросхемы. Вместе с тем недостатком синхронных счетчиков является более сложное управление их работой по сравнению с асинхронными счет- чиками и с синхронными счетчиками с асинхронным переносом. Поэтому синхронные счетчики целесообразно применять только в тех случаях, когда действительно требуются очень высокое быстро- действие и очень высокая скорость переключения разрядов, иначе усложнение схемы управления может быть не оправдано. В стандартные серии микросхем входят несколько разновидно- стей синхронных (параллельных). Пример такого счетчика приведен на рис. 5.14. Рис. 5.14. Синхронные ИЕ17 (ИЕ16) Микросхемы ИЕ16 – двоично-десятичный счетчик, а ИЕ17 – двоичный счетчик с возможностью прямого и обратного счета и отсутствием сигнала сброса в нуль. Срабатывают счетчики ИЕ16 и ИЕ17 по положительному фронту тактового сигнала С. При нулевом уровне на входе разрешения за- писи не EWR по фронту сигнала С в счетчик записывается инфор- мация со входов данных D1, D2, D4, D8. 135 При единичном уровне на входе не EWR по положительному фронту сигнала С происходит счет. Направление счета определяет- ся входом U/D: при единице на этом входе счет прямой, при нуле – обратный. Имеются два входа расширения: вход разрешения счета не ECT и вход разрешения переноса не ECR. Различаются эти два входа тем, что сигнал не ECR не только запрещает счет, как сигнал не ECT, но еще и запрещает выработку сигнала переноса. Переклю- чение уровней на входах U/D, не ECT и не ECR надо производить только при единичном уровне на тактовом входе С. Режимы работы счетчиков ИЕ16 и ИЕ17 приведены в табл. 5.5. Таблица 5.5 Режимы работы счетчиков ИЕ16 и ИЕ17 Входы Режим не EWR U/D не ECT не ECR C 0 Х Х Х 0 1 Параллельная запись 1 1 0 0 0 1 Прямой счет 1 0 0 0 0 1 Обратный счет 1 Х 1 Х Х Хранение 1 Х Х 1 Х Хранение При объединении двух счетчиков (рис. 5.15) выход переноса не CR младшего счетчика соединяется со входом разрешения счета старшего счетчика не ECT. На входы не ECR обоих счетчиков по- дается нулевой уровень. 136 Рис. 5.15. Объединение двух счетчиков ИЕ17 Условие правильной работы будет простым: период тактового сигнала С не должен быть меньше, чем задержка выработки сигнала переноса CR. При объединении трех счетчиков ситуация несколько усложня- ется (рис. 5.16). Сигнал с выхода переноса первого счетчика подает- ся на входы не ECT второго и третьего счетчиков. Сигнал с выхода переноса второго счетчика подается на вход не ECR третьего счет- чика. В результате третий счетчик будет считать только тогда, когда имеется перенос как у первого, так и у второго счетчика. На рисун- ке для простоты не показано подключение входных и выходных сигналов, не участвующих в каскадировании. Рис. 5.16. Объединение трех счетчиков ИЕ17 Условие правильной работы схемы остается тем же, что и в слу- чае двух счетчиков: период тактового сигнала С не должен быть меньше задержки выработки сигнала переноса CR. При объединении четырех (и более) счетчиков возникает проб- лема, так как у старших счетчиков не остается свободных управля- ющих входов для собирания всех сигналов переноса более младших счетчиков. Поэтому в данном случае используется способность входного сигнал не ECR запрещать выходной сигнал переноса не CR (рис. 5.17). На четвертый и последующие счетчики подаются уже сигналы переноса не со всех предыдущих счетчиков, а только с первого и с предыдущего. На рисунке для простоты не показано подключение входов и выходов, не участвующих непосредственно в каскадировании. 137 Рис. 5.17. Объединение четырех счетчиков ИЕ17 При таком включении уже происходит накапливание задержки сиг- налов переноса. Максимальной задержка будет для сигнала переноса второго счетчика. Условие правильной работы всех счетчиков будет следующее: период тактового сигнала С не должен быть меньше, чем максимальная суммарная задержка сигналов переноса до входа по- следнего счетчика. При объединении четырех счетчиков в эту мак- симальную задержку входят задержка сигнала переноса не CR мик- росхемы относительно фронта сигнала С и задержка сигнала переноса не CR относительно сигнала не ECR. При объединении пяти счетчиков добавится еще одна задержка сигнала переноса не CR относительно сигнала не ECR и т. д. Поэтому с увеличением количества объединяе- мых счетчиков допустимая тактовая частота будет снижаться. 5.4. Счетчики с произвольным коэффициентом счета Двоичные N-разрядные счетчики позволяют осуществлять деле- ние частоты следования сигналов счета с коэффициентом пересче- та, равным 2N. На их основе могут быть построены делители часто- ты и счетчики с произвольным коэффициентом пересчета. Для построения пересчетных схем с произвольным коэффициен- том деления частоты могут использоваться Т триггеры, имеющие дополнительные входы установки триггера в состояние логической 1 (вход S) или установки в состояние логического (вход R). Если использовать дополнительные (установочные) входы триг- гера S, то сигнал окончания счета формируется как логическое про- изведение счетного импульса и сигналов с единичных выходов тех 138 разрядов счетчика, которые соответствуют единицам в двоичном числе, равном К – 1, где К – коэффициент пересчета. Такие счетчики чаще всего используются для формирования управляющего сигнала после поступления заданного числа счетных импульсов. На рис. 5.18, а приведена схема счетчика с коэффициентом сче- та, равным шести. В схеме на рис. 5.18, а управляющим сигналом, передаваемым в дру- гую схему, служит сигнал Ксч = 6 уровня логической 1. На рис. 5.18, б приведена диаграмма работы данного счетчика. ТТ Q0 Q ТТ Q1 Q ТТ Q2 Q Т0 Т Т Т -S -S -S & Ксч=6 1 0 1 t Q0 Т0 И-НЕ Q1 Q2 а б Рис. 5.18. Счетчик с коэффициентом счета (а) и диаграмма работы счетчика, организованного на триггерах с дополнительными входами S с коэффициентом счета (б) Если триггеры не имеют дополнительных входов для установки в единичное состояние, но имеют выходы для установки в состоя- ние 0, то счетчик с произвольным коэффициентом счета строится сле- дующим образом: сигнал окончания счета представляет собой логи- ческое произведение единичных разрядов счетчика, которые соот- ветствуют единицам в двоичном числе Ксч. Полученный сигнал может быть использован для установки в нуль всех разрядов счетчика. На рис. 5.19, а приведена схема счетчика с коэффициентом счета 5. На рис. 5.19, б приведена диаграмма работы данного счетчика. Из диаграммы видно, что длительность сигнала, формируемого для одновременного сброса разрядов счетчика в нулевое состояние будет определяться временем переключения самого быстродей- ствующего Т-триггера и может оказаться недостаточной для более медленных триггерных схем. 139 ТТ Q0 Q ТТ Q1 Q ТТ Q2 QТ Т Т -R -R -R & Ксч=5 1 0 1 t t Q0 Т0 И-НЕ Q1 Q2 t t зд. И-НЕ t зд.тр а б Рис. 5.19. Счетчик с коэффициентом счета 5 (а) и диаграмма работы счетчика, организованного на триггерах с дополнительными входами R с коэффициентом счета 5 (б) Для обеспечения более надежной работы схемы может быть ис- пользован асинхронный RS триггер, который запоминает сигнал окон- чания счета до поступления следующего счетного импульса. Схема такого счетчика приведена на рис. 5.20. ТТ Q0 Q ТТ Q1 Q ТТ Q2 Q Т0 Т Т Т -R -R -R & Ксч=5 1 0 1 Т Q R -S Рис. 5.20. Счетчик с коэффициентом счета 5 с асинхронным R не S триггером 5.5. Контрольные вопросы 1. Что такое счетчик? 2. Что обозначает коэффициент счета? 3. Что такое разрешающая способность счетчика tр? 4. Что такое время установления кода tуст? 5. Как классифицируются счетчики по направлению счета? 6. Как классифицируются счетчики по модулю счета? 7. Как классифицируются счетчики по способу организации внутренних связей? 140 8. Как организовать суммирующий счетчик на триггерах с по- следовательным переносом на Т триггерах? 9. Как организовать вычитающий счетчик на триггерах с после- довательным переносом на Т триггерах? 10. Какой счетчик называется реверсивным? 11. Начертите схему реверсивного счетчика на Т триггерах. 12. Как создаются счетчики с коэффициентом счета, не кратным двум? 13. Как реализуется параллельное формирование сигнала пере- носа во всех разрядах счетчика? 14. Поясните работу счетчика ИЕ2, условное изображение кото- рого приведено на рис. 5.6. 15. Поясните работу счетчика ИЕ5, условное изображение кото- рого приведено на рис. 5.6. 16. Объясните принцип увеличения разрядности счетчиков на при- мере микросхемы ИЕ2. 17. Объясните принцип работы синхронных счетчиков с асинх- ронным переносом на примере счетчика ИЕ7. 18. Объясните принцип работы синхронных счетчиков. 19. Как можно построить счетчик с произвольных коэффициен- том счета? 20. На каких триггерах строятся регистры памяти? Индивидуальные задания Задание 1. Согласно заданному преподавателем варианту начер- тите схему и диаграмму работы указанного в таблице четырехраз- рядного счетчика. Таблица 5.6 Но- мер вари- анта Триггер Устано- вочные входы Начальная установка Тип переноса Счетчик 1 DС неRS 5 (высокий) Последова- тельный Суммирую- щий 2 DС R не S 6 (низкий) Последова- тельный Реверсив- ный 141 Продолжение табл. 5.6 № вари- анта Триггер Устано- вочные входы Начальная установка Тип переноса Счетчик 3 DС не R–не S 0 (высокий) Параллель- ный Вычитаю- щий 4 D–не С RS 7 (низкий) Параллель- ный Реверсив- ный 5 D–не С не RS 11 (высокий) Последова- тельный Вычитаю- щий 6 СJK не R–не S 2 (высокий) Параллель- ный Реверсив- ный 7 С–не JK R–не S 3 (низкий) Последова- тельный Реверсив- ный 8 СJ–не K не RS 6 (низкий) Параллель- ный Суммирую- щий 9 не С–не JK RS 1 (низкий) Параллель- ный Реверсив- ный 10 не СJ–не K RS 9 (высокий) Последова- тельный Вычитаю- щий 11 С–не J– не K R–не S 5 (низкий) Параллель- ный Суммирую- щий 12 не СJ–не K не RS 2 (высокий) Параллель- ный Реверсив- ный 13 не С–не J– не K не R–не S 1 (низкий) Параллель- ный Вычитаю- щий 14 СJK R–не S 7 (высокий) Параллель- ный Реверсив- ный 15 Т RS 4 (низкий) Параллель- ный Суммирую- щий 16 Т не RS 0 (низкий) Последова- тельный Реверсив- ный 17 Т R–не S 5 (высокий) Параллель- ный Суммирую- щий 18 Т не R–не S 3 (низкий) Параллель- ный Реверсив- ный 19 не R– не SС не RS 1 (низкий) Последова- тельный Вычитаю- щий 142 Окончание табл. 5.6 Но- мер вари- анта Триггер Устано- вочные входы Начальная установка Тип переноса Счетчик 20 R–не SС RS 0 (высокий) Параллель- ный Суммирую- щий 21 не RSС не R–не S 5 (низкий) Последова- тельный Реверсив- ный Задание 2. Согласно заданному преподавателем варианту (табл. 5.7) начертите схему N-разрядного счетчика. Поясните последователь- ность подачи управляющих сигналов на диаграмме. Таблица 5.7 Номер варианта Микросхема Начальная уста-новка счетчика Разрядность Счетчик 1 ИЕ2 0 7 Суммирующий 2 ИЕ2 0 5 Суммирующий 3 ИЕ2 0 6 Суммирующий 4 ИЕ2 0 5 Суммирующий 5 ИЕ5 0 5 Суммирующий 6 ИЕ5 0 6 Суммирующий 7 ИЕ5 9 7 Суммирующий 8 ИЕ5 9 7 Суммирующий 9 ИЕ6 1 12 Реверсивный 10 ИЕ6 3 8 Вычитающий 11 ИЕ6 0 16 Суммирующий 12 ИЕ7 2 12 Реверсивный 13 ИЕ7 1 12 Вычитающий 14 ИЕ7 7 16 Суммирующий 15 ИЕ10 4 16 Суммирующий 16 ИЕ10 0 12 Суммирующий 17 ИЕ13 5 16 Суммирующий 18 ИЕ13 3 12 Суммирующий 18 ИЕ17 1 12 Вычитающий 19 ИЕ17 0 16 Суммирующий 143 20 ИЕ17 5 16 Реверсивный 6. ШИФРАТОРЫ И ДЕШИФРАТОРЫ 6.1. Общие сведения Шифраторы и дешифраторы относятся к комбинационным устройствам, они не имеют внутренней памяти, как и логические элементы, то есть уровни их выходных сигналов всегда однозначно определяются текущими уровнями входных сигналов и никак не связаны с предыдущими значениями входных сигналов. Любое из- менение входных сигналов обязательно изменяет состояние выход- ных сигналов. Функции дешифраторов и шифраторов понятны из их названий. Дешифратор преобразует входной двоичный код в номер выход- ного сигнала (дешифрирует код), а шифратор преобразует номер входного сигнала в выходной двоичный код (шифрует номер вход- ного сигнала). На выходе дешифратора всегда присутствует только один сиг- нал, причем номер этого сигнала однозначно определяется входным кодом. Выходной код шифратора однозначно определяется номе- ром входного сигнала. 6.2. Дешифраторы Дешифратор – это комбинационное устройство, позволяющее распознавать числа, представленные позиционным n-разрядным ко- дом. Полным дешифратором называется дешифратор с n выходами, который позволяет распознавать 2n чисел. Если число выходов дешифратора не позволяет распознавать 2n чисел, то такой дешифратор называют неполным. Иначе дешифратор называют преобразователем позиционного ко- да в унитарный. Унитарным кодом называют код, в котором только в одном его разряде есть логическая единица (для прямых выходов), а в осталь- ных – нули. 144 Процесс распознавания дешифратором двоичных чисел заклю- чается в том, что в зависимости от набора кода, поступившего на вход дешифратора, сигнал 1 появится только на одном его выходе. Микросхемы дешифраторов обозначаются на схемах буквами DC (от английского Decoder). Функциональная схема дешифратора представлена на рис. 6.1. Рис. 6.1. Функциональная схема дешифратора Дешифраторы применяются для расшифровки адресов ячеек запо- минающих устройств, высвечивания букв и цифр на дисплеях и т. д. В зависимости от разрядности дешифрируемого кода и функцио- нальных возможностей интегральных схем (ИС), имеющихся в рас- поряжении разработчика, дешифратор может быть выполнен на ос- нове одноступенчатой (линейной) или многоступенчатой схемы дешифрации. В табл. 6.1 показана таблица истинности m-входового дешифра- тора. Данный дешифратор имеет m входов и n выходов. Таблица 6.1 Таблица истинности Входы Выходы Х1 Х2 Х3 Хm–1 Y0 Y1 Y2 Y3 Y4 Y5 Yn–1 0 0 0 … 0 1 0 0 0 0 0 … 0 0 0 1 … 0 0 1 0 0 0 0 … 0 0 1 0 … 0 0 0 1 0 0 0 … 0 0 1 1 … 0 0 0 0 1 0 0 … 0 1 0 0 … 0 0 0 0 0 1 0 … 0 1 0 1 … 0 0 0 0 0 0 1 … 0 … … 145 1 1 1 … 1 0 0 0 0 0 0 … 1 Линейные дешифраторы выполняются прямой схемной реализа- цией системой логических выражений вида Y0 = Х0 * Х1 * Х2 *…* Хm–1 (1) (1) Y1 = Х0 * Х1 * Х3 *…* Хm–1 (2) Y2 = Х0 * Х1 * Х3 *…* Хm–1 (3) … Yn–1 = Х0 * Х1 * Х3 *…* Хm–1 (n) где Y0, Y1, …. ,Yn–1 – выходные логические функции; X1, X2, ..., Xm–1 – входные логические переменные и их отрицания; – знак логического умножения; n = 2m – множество комбинаций входных переменных (число выходов полного дешифратора). Таким образом, линейный дешифратор представляет собой 2m независимых по выходам вентилей с m входами каждый. На рис. 6.2 показана схема четырехразрядного линейного дешифратора. Рис. 6.2. Функциональная схема линейного четырехразрядного двоичного дешифратора 146 Одноступенчатые линейные дешифраторы эффективны, когда раз- рядность входного кода не превышает числа входов схемы И типо- вого логического элемента ИС. Линейный одноступенчатый дешифратор обладает самым высо- ким быстродействием в сравнении с другими типами дешифраторов. В отечественных сериях микросхемы дешифраторов обознача- ются буквами ИД. На рис. 6.3 показаны наиболее типичных микро- схемы дешифраторов. Рис. 6.6. Примеры микросхем дешифраторов Код на входах 1, 2, 4, 8 определяет номер активного выхода (вход 1 соответствует младшему разряду кода, вход 8 – старшему разряду кода). Входы разрешения С1, С2, С3 объединены по функ- ции И и имеют указанную на рисунке полярность. 6.2.1. Применение дешифраторов Наиболее типичное применение дешифраторов состоит в дешиф- рировании входных кодов, при этом входы С используются как стробирующие, управляющие сигналы. Номер активного (то есть нулевого) выходного сигнала показы- вает, какой входной код поступил. Если нужно дешифровать код с большим числом разрядов, то можно объединить несколько микросхем дешифраторов (рис. 6.4). 147 Рис. 6.4. Увеличение количества разрядов дешифратора При этом старшие разряды кода подаются на основной дешифра- тор, выходы которого разрешают работу нескольких дополнитель- ных дешифраторов. На объединенные входы этих дополнительных дешифраторов по- даются младшие разряды входного кода. Из пяти микросхем дешифраторов 2–4 можно получить дешиф- ратор 4–16, как показано на рисунке. Точно так же из девяти микросхем 3–8 можно получить дешиф- ратор 6–64, а из семнадцати микросхем 4–16 – дешифратор 8–256. Еще одно распространенное применение дешифраторов – селек- ция (выбор) заданных входных кодов. Появление отрицательного сигнала на выбранном выходе дешифратора будет означать поступ- ление на вход интересующего нас кода. Например, две микросхемы 4–16 позволяют селектировать 8-разрядный код (рис. 6.5). Рис. 6.5. Селектирование кода на дешифраторах 148 В примере на рис. 6.5 селектируется 16-ричный код 2А (двоич- ный код 0010 1010). При этом один дешифратор работает с млад- шими четырьмя разрядами кода, а другой – со старшими четырьмя разрядами. Объединяются дешифраторы так, что один из них раз- решает работу другого по входам не С1 и не С2. Еще одно важное применение дешифраторов состоит в переком- мутации одного входного Дешифраторы, имеющие выходы типа ОК (ИД5, ИД10), удобно применять в схемах позиционной индикации на светодиодах. На рис. 6.6 приведен пример такой индикации на микросхеме ИД5, ко- торая представляет собой два дешифратора 2–4 с объединенными входами для подачи кода и стробами, позволяющими легко строить дешифратор 3–8. При этом старший разряд кода выбирает один из дешифраторов 2–4 (нуль соответствует верхнему по схеме дешиф- ратору, а единица – нижнему). То есть в данном случае номер го- рящего светодиода равен входному коду дешифратора. Такая индикация называется позиционной. Рис. 6.6. Позиционная индикация на дешифраторе с выходами ОК Выходы микросхем дешифраторов с ОК можно объединять меж- ду собой для реализации проводного ИЛИ (рис. 6.7). Нуль на объединенном выходе будет тогда, когда хотя бы на од- ном из выходов вырабатывается нуль. При равномерном пошаговом наращивании входного кода (например, с помощью счетчика) такое решение позволяет форми- ровать довольно сложные последовательности выходных сигналов. Правда, каждый выход дешифратора может использоваться для по- 149 лучения только одного выходного сигнала. Это ограничивает воз- можности таких схем. Рис. 6.7. Объединение выходов дешифраторов с ОК 6.3. Шифраторы Шифраторы – это комбинационные устройства, выполняющие функции обратные дешифратору. При подаче сигнала на один из его входов (унитарный код) на выходе образовывается соответствующий двоичный код. Следова- тельно, если число входов шифратора 2n, то число выходов – n. Функциональная схема шифратора представлена на рис. 6.8. Рис. 6.8. Функциональная схема шифратора Шифраторы используются гораздо реже, чем дешифраторы. Это связано с более специфической областью их применения. Значитель- но меньше и выбор микросхем шифраторов в стандартных сериях. Микросхемы шифраторов обозначаются CD, в отечественных сериях шифраторы имеют в названии буквы ИВ. Табл. 6.2 является таблицей состояний шифратора на три выхода. 150 Таблица 6.2 Таблица состояний Вход I Выходы Y1 Y2 Y3 0 0 0 0 1 1 0 0 2 0 1 0 3 1 1 0 4 0 0 1 5 1 0 1 6 0 1 1 7 1 1 1 Каждый из трех выходов описывается логическим выражением: Y3 = Х4 + Х5 + Х6 + Х7; Y2 = Х2 + Х3 + Х6 + Х7; Y1 = Х1 + Х3 + Х5 + Х7. Эти функции реализуются элементами ИЛИ, на выходах кото- рых формируется требуемый код. На рис. 6.9 показаны микросхемы шифраторов ИВ1 и ИВ5. Рис. 6.9. Микросхемы шифраторов Микросхема ИВ1 имеет восемь входов и три выхода (шифратор 8–3). Микросхема ИВ2 имеет девять входов и четыре выхода (шифра- тор 9–4). 151 Все входы шифраторов – инверсные (активные входные сигналы – нулевые). Все выходы тоже инверсные, то есть формируется инверсный код. Микросхема ИВ1 помимо восьми информационных входов и трех разрядов выходного кода (1, 2, 4) имеет инверсный вход раз- решения не ЕI, выход признака прихода любого входного сигнала не GS, а также выход переноса не EO, позволяющий объединять несколько шифраторов для увеличения разрядности. На рис. 6.10 показаны стандартная схема включения шифратора и временные диаграммы его работы. Рис. 6.10. Стандартное включение шифратора Инверсия выходного кода приводит к тому, что при приходе ну- левого входного сигнала на выходе формируется не нулевой код, а код 111, то есть 7. Точно так же при приходе, например, третьего входного сигнала на выходе образуется код 100, то есть 4, а при приходе пятого выходного сигнала – код 010, то есть 2. Наличие у шифраторов входов EI и EO позволяет увеличивать количество входов и разрядов шифратора, правда, с помощью до- полнительных элементов на выходе. На рис. 6.11 показан пример построения шифратора 16–4 на двух микросхемах шифраторов ИВ1 и трех элементах 2И-НЕ. Одновременное или почти одновременное изменение сигналов на входе шифратора приводит к появлению периодов неопределен- ности на выходах. Выходной код может на короткое время прини- мать значение, не соответствующее ни одному из входных сигна- лов. Поэтому в тех случаях, когда входные сигналы могут прихо- дить одновременно, необходима синхронизация выходного кода, например, с помощью разрешающего сигнала EI, который должен приходить только тогда, когда состояние неопределенности уже закончилось. 152 Рис. 6.11. Шифратор 16–4 на двух шифраторах 8–3 Контрольные вопросы 1. Что такое дешифратор? 2. Какой дешифратор называется полным? 3. Что такое унитарный код? 4. Объясните принцип построения линейного дешифратора. 5. Объясните принцип построения матричного дешифратора на функциональном уровне и на уровне логических элементов. 6. Объясните принцип построения пирамидального дешифратора. 7. От чего зависят сложность и быстродействие дешифраторов? 8. Как обозначается микросхема дешифратора? 9. Объясните принцип работы дешифратора на примере микро- схемы ИД7. 10. Изобразите дешифратор 4–16 на микросхемах 2–4. 11. Что такое шифратор? 12. Как обозначается микросхема шифратора? 13. Объясните принцип работы шифратора на примере микро- схемы ИВ1. Индивидуальные задания Задание 1. Начертите схему дешифратора 6–64 на микросхемах ИД7. Задание 2. Начертите схему дешифратора 24–4 на микросхемах ИВ1. Задание 3. Начертите схему селектирования 16-разрядного кода. 153 7. МУЛЬТИПЛЕКСОРЫ, ДЕМУЛЬТИПЛЕКСОРЫ 7.1. Мультиплексоры Мультиплексоры (англ. multiplexer) – это комбинационные устройства, предназначенные для коммутации одного из несколь- ких источников логических сигналов к одной выходной шине. В цифровых устройствах часто возникает задача передачи циф- ровой информации от источников к одному приемнику. Для этого на входе канала устанавливается устройство, называемое мульти- плексором (МS), которое согласно коду адреса подключает к выхо- ду один из источников информации. Например, из четырех источников D0, D1, D2 и D3, которые подключены к информационным входам мультиплексора, необхо- димо выбрать один. Для этого должен быть указан номер информа- ционного входа. Обычно он задается двоичным кодом на управля- ющих входах мультиплексора. Для МS с двумя информационными входами достаточно одного управляющего входа Х0 (рис. 7.1). а б Рис. 7.1. Схема мультиплексора на два входа: а – логическая; б – обозначение Обычно мультиплексоры обозначаются так: МS2-1 – мультиплексор с двумя информационными входами на один выход; МS8-1 – мультиплексор с восемью информационными входа- ми на один выход и т. п. Функциональная схема мультиплексора, реализованная на дешиф- раторе, представлена рис. 7.2. 154 DC 0 1 0 1 2 3 X1 X2 & & & & D0 D1 D2 D3 1 Y Рис. 7.2. Схема мультиплексора на четырех информационных входа, построенная на дешифраторе Данный мультиплексор имеет четыре входа информационных данных (D0, D1, D2 и D3) и управляется двухразрядным кодом Х1, Х2, который подается на вход дешифратора. Дешифратор формирует единичный сигнал на том выходе, кото- рый соответствует управляющему коду, тем самым подавая на вы- ход Y сигнал с выбранной входной шины. Например, если код, по- даваемый на Х1, Х2, равен 0,0, то будет выбран информационный вход D0. Мультиплексоры могут быть собраны из простейших логических элементов И, ИЛИ, НЕ, дешифраторе и логических элементах или могут использоваться готовые мультиплексоры в виде интеграль- ных микросхем. Мультиплексоры бывают с выходом 2С и с выходом 3С. Выход 3С позволяет объединять выходы мультиплексоров с выходами дру- гих микросхем, а также получать двунаправленные и мультиплек- сированные линии. Выходы мультиплексоров бывают прямыми и инверсными. Некоторые микросхемы мультиплексоров имеют вход разреше- ния/запрета С (другое обозначение – S), который при запрете уста- навливает прямой выход в нулевой уровень. На рис. 7.3 для примера показаны несколько микросхем мульти- плексоров из состава стандартных серий. В отечественных сериях мультиплексоры имеют код типа мик- росхемы КП. На схемах микросхемы мультиплексоров обозначают- ся буквами MS. 155 Рис. 7.3. Примеры микросхем мультиплексоров В случае если вход «не EZ» не активен (равен 1), выходы муль- типлексора имеют третье состояние (табл. 7.1). Таблица 7.1 Таблица истинности 8-канального мультиплексора Входы Выходы 4 2 1 не EZ Q не Q X X X 1 Z Z Микросхемы мультиплексоров можно объединять для увеличе- ния количества каналов. Например, два 8-канальных мультиплексо- ра легко объединяются в 16-канальный с помощью инвертора на входах разрешения и элемента 2И-НЕ для смешивания выходных сигналов (рис. 7.4). Старший разряд кода будет при этом выбирать один из двух мультиплексоров. Рис. 7.4. Объединение мультиплексоров для увеличения количества каналов 156 7.2. Демультиплексоры Демультиплексоры в функциональном отношении противопо- ложны мультиплексорам. С их помощью сигналы одного информа- ционного входа распределяются в требуемой последовательности по нескольким выходам. Выбор нужной входной шины, как и в мультиплексоре, обеспечи- вается установкой соответствующего кода на адресных входах. При m адресных входах демультиплексор может иметь до 2m выходов. Принцип работы демультиплексора поясним с помощью схемы на рис. 7.5, на которой обозначено: X – информационный вход, А – ход адреса, Y0, Y1 – выходы. Рис. 7.5. Схема демультиплексора на логических элементах Схема содержит два элемента И и один элемент НЕ. При А = 0 сигнал информационного входа передается на выход Y0, а при А = 1 – на выход Y1. Демультиплексоры иначе называют рапределителями. На рис. 7.6 представлена схема распределителя на базе дешифратора. В данной схеме входной сигнал D передается на один из восьми выходов Y в зависимости от управляющего кода, подаваемого на входы Х1, Х2. DC 0 1 0 1 .. 7 & & & Y1 D X1 X2 Y2 Y8 Рис. 7.6. Схема демультиплексора на дешифраторе и логических элементах 157 7.3. Контрольные вопросы 1. Что такое мультиплексор? 2. Поясните работу мультиплексора, схема которого представ- лена на рис. 7.2. 3. Поясните работу мультиплексора КП2. 4. Поясните работу мультиплексора КП11. 5. Что такое демультиплексор? 6. Поясните работу демультиплексора, схема которого представ- лена на рис. 7.4. 7.4. Индивидуальные задания Задание 1. Используя микросхему КП1, начертите схему муль- типлексора на 24 канала. Задание 2. Используя микросхему КП15, начертите схему муль- типлексора на 32 канала. 8. КОМПАРАТОРЫ Цифровые компараторы относятся к арифметическим устрой- ствам. Цифровые компараторы (от англ. compare – сравнивать, сли- чать) выполняют сравнение двух чисел, заданных в двоичном (дво- ично-десятичном) коде. В зависимости от схемного исполнения компараторы могут определять равенство А = В (А и В – независи- мые числа с равным количеством разрядов) либо вид неравенства: А < В или А > В. Результат сравнения отображается соответствую- щим логическим уровнем на выходе. Микросхемы – цифровые компараторы – выполняют, как прави- ло, все эти операции и имеют три выхода (>, <, =). Цифровые компараторы широко применяются для выявления нужного числа (слова) в потоке цифровой информации, для отметки времени в часовых приборах и для выполнения условных переходов в вычислительных устройствах. 8.1. Одноразрядный компаратор Логическая схема, выполняющая операцию «эквивалентность» F = AB BA , или, что то же самое, «исключающее ИЛИ–НЕ», мо- 158 жет быть использована как одноразрядный компаратор. Поскольку в практических условиях исключающее ИЛИ применяется чаще, чем эквивалентность, последующее описание будет идти примени- тельно к этой операции. Схема одноразрядного компаратора и диаграмма его работы по- казаны на рис. 8.1. A B (AB) F=AB V AB D=AB (A=B) C=AB _ A A B B _ _ _ _ _ _________ 1 1 1 & & & & DD1 DD2 DD3 DD4 DD5 DD6 DD7 A B DD1 DD2 DD3 DD4 DD5 DD6 DD7 t t t t t t t t t а б Рис. 8.1. Схема одноразрядного компаратора (а), диаграмма его работы (б) Она представляет собой развернутую логическую структуру ло- гического элемента «исключающее ИЛИ–НЕ» с тремя выходами. Из определения операции «исключающее ИЛИ» вытекает, что . ..при..0 ..при..1 BA BA BABAF При А > В (это означает, что A = 1, В = 0) – C = АВ = 1. При A < В (это означает, что A = 0, В = 1) – D = AB = 1. Логические элементы И с выходами С и D приведены для наглядности. В принципе сигналы С и D можно снимать с выходов внутренних схем И логического элемента И–ИЛИ–НЕ. Компаратор на равенство одноразрядных чисел можно выпол- нить на ЛЭ «исключающее ИЛИ» и инверторе (рис. 8.2.). 1 Y= X1 X2 =1 Y= _ Рис. 8.2. Одноразрядный компаратор на ЛЭ «исключающий ИЛИ» и инверторе 159 8.2. Многоразрядный компаратор Многоразрядные компараторы обычно выполняют на базе одно- разрядных с подключением дополнительных ЛЭ И и ИЛИ (для бло- кировки одноразрядных компараторов и объединения сигналов). При этом используется принцип последовательного сравнения разрядов многоразрядных чисел, начиная с их старших разрядов, так как уже на этом этапе, если Х1m ≠ Х2m, задача может быть решена однозначно и сравнение следующих за старшими разрядов не по- требуется. На практике широко применяются «неполные» компараторы в ко- торых реализуется одна или две операции на сравнение кодов (Y=, Y>, Y= и Y> и др.). Для выполнения этих операций можно использо- вать отдельные фрагменты из схемы на рис. 8.3 или построить специ- альные схемы, которые в ряде случаев могут быть упрощены. X1 X2 Y> Y< Y= X1 X2 Y> Y< _ _ _ _ & & & & & & & & & DD1 DD2 DD3 DD4 DD5 DD6 DD7 DD8 DD9 X1 X2 DD1 DD2 DD3 DD4 DD5 DD6 DD7 DD8 DD9 t t t t t t t t t t t а б Рис. 8.3. Схема компаратора на ЛЭ 2И-НЕ (а), диаграмма его работы (б) На схемах компараторы кодов обозначаются двумя символами равенства: «= =». Код типа микросхемы компаратора кода в отечественных сери- ях – СП. Примером такой микросхемы может служить СП1 – 4-разрядный компаратор кодов, сравнивающий величины кодов и выдающий ин- формацию о том, какой код больше, или о равенстве кодов (рис. 8.4). 160 Рис. 8.4. 4-разрядный компаратор кодов СП1 (два варианта обозначения) Помимо восьми входов для сравниваемых кодов (два 4-разряд- ных кода, обозначаемых А0–А3 и В0–В3), компаратор СП1 имеет три управляющих входа для наращивания разрядности (А > B, A < B, A = B) и три выхода результирующих сигналов (А > B, A < B, A = B). Для удобства на схемах управляющие входы и выходы иногда обозначают просто «>», «<» и «=». Нулевые разряды кодов (А0 и В0) – младшие, третьи разряды (А3 и В3) – старшие. Если микросхемы компараторов кодов каскадируются (объеди- няются) для увеличения числа разрядов сравниваемых кодов, то надо выходные сигналы микросхемы, обрабатывающей младшие разря- ды кода, подать на одноименные входы микросхемы, обрабатываю- щей старшие разряды кода (рис. 8.5). Рис. 8.5. Каскадирование компараторов кодов Одно из основных применений компараторов кодов состоит в се- лектировании входных кодов. На рис. 8.6 показано применение ком- 161 параторов SN74ALS521 для селектирования 16-разрядных кодов. Инверсный сигнал с выхода первой микросхемы подается на ин- версный вход разрешения второй микросхемы, выходной сигнал которой (отрицательный) говорит о совпадении входного и эталон- ного 16-разрядных кодов. Рис. 8.6. Селектирование 16-разрядных кодов Контрольные вопросы 1. Что такое компаратор? 2. Объясните работу схемы одноразрядного компаратора, изоб- раженного на рис. 8.1. Индивидуальное задание Задание 1. Используя микросхему СП1 начертите схему опреде- ления максимального из двух 16-разрядных чисел. 162 9. СУММАТОРЫ 9.1. Общие сведения Сумматор (англ. adder) – логический операционный узел, выпол- няющий арифметическое сложение кодов двух чисел. Например, если один входной код – 7 (0111), а второй – 5 (0101), то суммарный код на выходе будет 12 (1100). Сумма двух двоичных чисел с числом разрядов N может иметь число разрядов (N + 1). Например, при суммировании чисел 13 (1101) и 6 (0110) получается число 19 (10011). Поэтому количество выходов сумматора на единицу больше количества разрядов вход- ных кодов. Этот дополнительный (старший) разряд называется вы- ходом переноса. При арифметическом сложении выполняются и другие дополни- тельные операции: учет знаков чисел, выравнивание порядков сла- гаемых и тому подобное. На схемах сумматоры обозначаются буквами SM. В отечествен- ных сериях код, обозначающий микросхему сумматора, – ИМ. Сумматоры классифицируют по различным признакам. В зависимости от системы счисления различают: двоичные; двоично-десятичные (в общем случае двоично-кодированные); десятичные; прочие (например, амплитудные). По количеству одновременно обрабатываемых разрядов скла- дываемых чисел: одноразрядные, многоразрядные. По числу входов и выходов одноразрядных двоичных сумма- торов: четвертьсумматоры (ЛЭ «сумма по модулю 2»; ЛЭ «исключа- ющее ИЛИ»), характеризующиеся наличием двух входов, на кото- рые подаются два одноразрядных числа, и одним выходом, на ко- тором реализуется их арифметическая сумма; полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноименные разряды двух чисел, и двух вы- 163 ходов: на одном реализуется арифметическая сумма в данном раз- ряде, а на другом – перенос в следующий (более старший) разряд; полные одноразрядные двоичные сумматоры, характеризую- щиеся наличием трех входов, на которые подаются одноименные разряды двух складываемых чисел и перенос из предыдущего (бо- лее младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма в данном разряде, а на другом – перенос в следующий (более старший) разряд. По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются: на последовательные, в которых обработка чисел ведется по- очередно, разряд за разрядом на одном и том же оборудовании; параллельные, в которых слагаемые складываются одновременно по всем разрядам и для каждого разряда имеется свое оборудование. Параллельный сумматор в простейшем случае представляет со- бой n одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединенных цепями переноса. Однако такая схема сумматора характеризуется сравнительно невысоким быстро- действием, так как формирование сигналов суммы и переноса в каждом i-м разряде производится лишь после того, как поступит сигнал переноса с (i – 1)-го разряда. Таким образом, быстродействие сумматора определяется временем распространения сигнала по цепи переноса. Уменьшение этого време- ни – основная задача при построении параллельных сумматоров. Для уменьшения времени распространения сигнала переноса при- меняют конструктивные решения, когда используют в цепи перено- са наиболее быстродействующие элементы; тщательно выполняют монтаж без длинных проводников и паразитных емкостных состав- ляющих нагрузки и (наиболее часто) структурные методы ускоре- ния прохождения сигнала переноса. По способу организации межразрядных переносов параллель- ные сумматоры, реализующие структурные методы, делят на сумматоры: с последовательным переносом; параллельным переносом; групповой структурой; со специальной организацией цепей переноса. 164 Среди сумматоров со специальной организацией цепей пере- носа можно указать: сумматоры со сквозным переносом, в которых между входом и выходом переноса одноразрядного сумматора оказывается наименьшее число логических уровней; сумматоры с двухпроводной передачей сигналов переноса; сумматоры с условным переносом (вариант сумматора с груп- повой структурой, позволяющие уменьшить время суммирования в два раза при увеличении оборудования в 1,5 раза); асинхронные сумматоры, вырабатывающие признак заверше- ния операции суммирования, при этом среднее время суммирования уменьшается, поскольку оно существенно меньше максимального. Сумматоры, которые имеют постоянное время, отводимое для суммирования, независимое от значений слагаемых, называют син- хронными. По способу выполнения операции сложения и возможности сохранения результата сложения можно выделить три основ- ных вида сумматоров: комбинационный, выполняющий микрооперацию «S = A плюс B», в котором результат выдается по мере его образования (это комбинационная схема в общепринятом смысле слова); сумматор с сохранением результата «S = A плюс B»; накапливающий, выполняющий микрооперацию «S = S плюс». Последние две структуры строятся либо на счетных триггерах (используются мало), либо по структуре «комбинационный сумма- тор – регистр хранения» (наиболее употребляемая схема). Важнейшими параметрами сумматоров являются: разрядность; статические параметры: Uвх, Uвх, Iвх и т. д., то есть обычные параметры интегральных схем. Сумматоры характеризуются четырьмя задержками распро- странения: от подачи входного переноса до установления всех выходов суммы при постоянном уровне на всех входах слагаемых; одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса; 165 подачи входного переноса до установления выходного пере- носа при постоянном уровне на входах слагаемых; подачи всех слагаемых до установления выходного переноса при постоянном уровне на входах слагаемых. Параметрами сумматоров являются: разрядность; статические параметры: Uвх, Uвх, Iвх и т. п. (параметры инте- гральных микросхем); динамические параметры. Сумматоры характеризуются четырьмя задержками распростра- нения: от подачи входного переноса до установления всех выходов суммы при постоянном уровне на всех входах слагаемых; одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса; подачи входного переноса до установления выходного перено- са при постоянном уровне на входах слагаемых; подачи всех слагаемых до установления выходного переноса при постоянном уровне на входах слагаемых. 9.2. Четвертьсумматор Простейшим двоичным суммирующим элементом является чет- вертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одно- разрядным сумматором. Наиболее известны для данной схемы назва- ния: элемент «сумма по модулю 2» и элемент «исключающее ИЛИ». Работа схемы описывается как .bababaS На рис. 9.1 приведено условное обозначение, схема и таблица ис- тинности четвертьсумматора. 166 =1 & & 1 1 а b 1 S a b S 0 0 0 0 1 1 1 0 1 1 1 0 а б в Рис. 9.1. Условное обозначение (а), схема (б) и таблица истинности (в) четвертьсумматора Четвертьсумматор может быть реализован в базисе И–НЕ или ИЛИ–НЕ. Выражения, описывающие работу четвертьсумматора, имеют вид ; )()( abbabaabbaba babbaababbbaаababaS . )()( babbaa babbaababbbaаababaS 9.3. Полусумматор Полусумматор имеет два входа a и b для двух слагаемых и два выхода: S – сумма, P – перенос. Обозначением полусумматора служат буквы HS (half sum – по- лусумма). Работа полусумматора описывается логическими выражениями для суммы и переноса . ; abP bababaS На рис. 9.2 приведены условное обозначение, схема и таблица истинности полусумматора. 167 A B HS S P & & 1 1 а b 1 S & P a b P S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 а б в Рис. 9.2. Условное обозначение (а), схема (б) и таблица истинности (в) полусумматора 9.4. Полный одноразрядный двоичный сумматор Полный одноразрядный сумматор – это устройство для сложе- ния трех одноразрядных двоичных чисел: а, b, Рi, Рi+1 – сигнал пе- реноса из предыдущего младшего разряда. Полный сумматор имеет два выхода: S (сумма) и Рp+1 (перенос возникающий в разряде). На рис. 9.3 приведены условное обозначение, схема и таблица истинности полного сумматора. A B P SM S Pn+1 A B HS S P A B HS S P S 1 Pi+1 Pi A B a b a b p Pp+1 S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 а б в Рис. 9.3. Условное обозначение (а), схема (б) и таблица истинности (в) полного усумматора Выражения, описывающие работу полного двоичного сумматора (согласно таблице истинности), представленные в совершенной дизъюнктивной нормальной форме (СДНФ), имеют вид 168 . ; abppabpbabpaP abppbapbapbaS При практическом проектировании сумматора уравнения для S и P могут быть преобразованы к виду, удобному для реализации на заданных логических элементах с некоторыми ограничениями (по числу логических входов и другие) и удовлетворяющему предъяв- ляемым к сумматору требованиям по быстродействию. Выражение для переноса может быть минимизировано как P = ab + ap + bp. Схема полного одноразрядного сумматора может быть построе- на на логических элементах согласно выражениям для S и P или на двух полусумматорах (рис. 9.3, б). Полный одноразрядный сумматор (рис. 9.3, а) имеет три входа: А, В – для двух слагаемых и Р – для переноса из предыдущего (бо- лее младшего) разряда и два выхода: S – сумма, Pi+1 – перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM. В таблице истинности (рис. 9.3, в) выходные сигналы P и S не случайно расположены именно в такой последовательности. Это подчеркивает, что PS рассматривается как двухразрядное двоичное число, например, 1 + 1 = 210 = 102, то есть P = 1, а S = 0 или 1 + 1 + 1 = = 310 = 112, то есть P = 1, а S = 1. 9.5. Многоразрядные сумматоры Используя полный сумматор, можно построить суммирующее уст- ройство для сложения многоразрядных двоичных чисел А и В. Различают многоразрядные последовательные и параллельные сумматоры. 9.5.1. Последовательный многоразрядный сумматор Последовательный многоразрядный сумматор состоит из однораз- рядного сумматора, на входы а и b которого из сдвигающих регистров, 169 в которых хранятся n-разрядные числа А и В, подаются по тактам, раз- ряд за разрядом коды этих чисел, начиная с младшего разряда. Сформированная сумма накапливается в сдвигающем регистре суммы. Возникающий перенос с задержкой на элементе задержки на один такт поступает на вход сумматора только в следующем такте, когда на входы а и b будут поданы следующие разряды чисел А и В. Схема последовательного сумматора представлена на рис. 9.4. Сдвигающий регистр (число А) Линия задержки Сдвигающий регистр (число В) Сдвигающий регистр (сумма) Рi+1Рi S Si Ai Bi SM A B Рис. 9.4. Последовательный многоразрядный сумматор Достоинством последовательного сумматора является простота схемы, требующая минимального количества оборудования, недо- статком – низкое быстродействие, так как для сложения кодов n- раз-рядных чисел требуется, учитывая возможность переполнения, n – 1 такт работы. 9.5.2. Параллельный многоразрядный сумматор с последовательным переносом В этом сумматоре (рис. 9.5) операция суммирования произво- дится одновременно за один такт во всех разрядах чисел А и В, ко- торые поступают на входы параллельным кодом. Параллельный многоразрядный сумматор состоит из одного по- лусумматора (суммирование младших разрядов А и В) и n – 1 пол- ных сумматоров, где n – разрядность складываемых чисел. Длительность формирования результата в таком сумматоре определяется временем установления выходных сигналов (сумма и перенос) в каждом из одноразрядных сумматоров после установле- ния сигнала на его входах. 170 Рi+1 S HS A B Рi+1Рi S SM A B Рi+1Рi S SM A B Рi+1Рi S SM A B ... X0 X1 X2 Xn X0 X1 Yn SnS3 Y2Y1Y0 S2S1 Рис. 9.5. Параллельный многоразрядный сумматор Надо учитывать, что если на входы Xi и Yi всех разрядов сигналы поступают в момент начала такта, то на вход Pi сигнал переноса по- ступает с некоторой задержкой, которая определяется длительно- стью переходных процессов tзд в сумматоре предыдущего разряда. При наиболее неблагоприятном сложении, то есть если, напри- мер, Х = 111…11, а Y = 000…01, произойдет перенос единицы че- рез все сумматоры, то есть время установления результата будет Туст.рез = tзд (n – 1). При большой разрядности чисел Туст.рез может быть большим, сле- довательно, длительность времени подачи чисел X, Y на входы од- норазрядных сумматоров должна быть больше Туст.рез. Для ускорения процесса формирования переноса используют до- полнительные комбинационные схемы, позволяющие формировать перенос параллельно во всех разрядах. 9.5.3. Параллельный многоразрядный сумматор с параллельным переносом Принцип построения таких сумматоров заключается в том, что значение каждого разряда суммы получается в результате парал- лельного анализа соответствующих разрядов слагаемых. Параллельные сумматоры с одновременным переносом бывают двух типов: сумматоры с формированием переноса в каждый разряд; сумматоры без явного формирования переноса. Принцип формирования параллельного переноса показан на рис. 9.6. 171 A1 B1 & & 1 & & Рi+1Рi S S3 A3 B3 SM A B Рi+1Рi S S2 A2 B2 SM A B Рi+1Рi S S1 SM A B Рис. 9.6. Принцип формирования параллельного переноса 9.6. Микросхемы многоразрядных сумматоров На рис. 9.7 показаны для примера 2-разрядный и 4-разрядный сумматоры. Рис. 9.7. Примеры микросхем сумматоров Микросхема ИМ6 отличается от ИМ3 повышенным быстродей- ствием и номерами используемых выводов микросхемы, функция же выполняется та же самая. Помимо выходных разрядов суммы и выхода переноса, сумма- торы имеют вход расширения (другое название – вход переноса) С для объединения нескольких сумматоров с целью увеличения раз- рядности. Если на этот вход приходит единица, то выходная сумма увеличивается на единицу, если же приходит нуль, то выходная сумма не увеличивается. Если используется одна микросхема сумматора, то на ее вход расширения С необходимо подать нуль. 172 Сумматор может вычислять не только сумму, но и разность вход- ных кодов, то есть работать вычитателем. Для этого вычитаемое число надо просто поразрядно проинвертировать, а на вход перено- са С подать единичный сигнал (рис. 9.8). Рис. 9.8. Четырехразрядный вычитатель на сумматоре ИМ6 и инверторах ЛН1 Например, пусть надо вычислить разность между числом 11 (1011) и числом 5 (0101). Инвертируем поразрядно число 5 и получаем 1010, то есть десятичное 10. Сумматор при суммировании 11 и 10 даст 21, то есть двоичное число 10101. Если сигнал С равен 1, то результат будет 10110. Отбрасываем старший разряд (выходной сигнал Р) и получаем разность 0110, то есть 6. Каскадировать сумматоры для увеличения разрядности очень про- сто. Для этого надо сигнал с выхода переноса сумматора, обрабаты- вающего младшие разряды, подать на вход переноса сумматора, об- рабатывающего старшие разряды (рис. 9.9). При объединении трех 4-разрядных сумматоров получается 12-разрядный сумматор, име- ющий дополнительный 13-й разряд (выход переноса Р). Рис. 9.9. Каскадирование сумматоров ИМ6 для увеличения разрядности 173 Неопределенные состояния на выходах сумматора могут возни- кать при любом изменении любого из входных кодов (рис. 9.10). Выходной код суммы в течение короткого времени может при- нимать значения, никак не связанные с входными кодами, а на вы- ходе переноса могут появляться короткие паразитные импульсы. Это связано, прежде всего, с неодновременным изменением разря- дов входных кодов. Чтобы избежать влияния этих неопределенных состояний на даль- нейшую схему, необходимо предусматривать синхронизацию или стробирование выходных сигналов. Для этого надо располагать ин- формацией о моментах изменения входных кодов. 9.7. Сумматоры групповой структуры В сумматорах групповой структуры схема с разрядностью n де- лится на l групп по m разрядов (n = lm). В группах и между ними возможны различные виды переносов, что порождает множество вариантов групповых сумматоров. Существуют групповые сумматоры с цепным (последовательным) и параллельным переносами между группами. В самих группах пе- ренос при этом может быть любым. Групповой сумматор с цепным переносом при l группах имеет l – 1 блок переноса. Блоки переноса включены последовательно и образуют тракт передачи переноса (рис. 9.10). Слагаемые разбиты на m-разрядные поля, суммируемые в группах. Результат также со- ставляется из m-разрядных полей. Рис. 9.10. Групповой сумматор с цепным переносом между группами 174 Блоки переноса БПi (i = 1...) анализируют слагаемые в пределах группы, и если из группы должен быть перенос, то он появляется на выходе блока для подачи на вход следующей группы и в цепочку распространения переноса от младших групп к старшим. Максимальная длительность суммирования для варианта с цеп- ным переносом tSM = (l – 1) tбп + tгp. Сумматор с параллельными межгрупповыми переносами стро- ится по структуре, сходной со структурой сумматора с параллель- ным переносом, в которой роль одноразрядных сумматоров играют группы. Структура группового сумматора с параллельными межгруппо- выми переносами показана на рис. 9.11, где разрядность и число групп приняты равными четырем. Рис. 9.11. Групповой сумматор с параллельным переносом между группами Время суммирования для такой схемы составляет TSM = th + tG + tC + trp. 175 Контрольные вопросы 1. Что такое сумматор? 2. Как классифицируются сумматоры в зависимости от системы счисления? 3. Как классифицируются сумматоры по количеству одновре- менно обрабатываемых разрядов складываемых чисел? 4. Как классифицируются сумматоры по числу входов и выхо- дов одноразрядных двоичных сумматоров? 5. Как классифицируются сумматоры по способу организации переносов? 6. Назовите параметры сумматоров. 7. Какой сумматор называется четвертьсумматором? Поясните его работу с помощью таблицы истинности и схемы. 8. Какой сумматор называется полусумматором? Поясните его работу с помощью таблицы истинности и схемы. 9. Какой сумматор называется полным сумматором? Поясните его работу с помощью таблицы истинности и схемы. 10. Изобразите условные обозначения полусумматора и полного сумматора. 11. Поясните работу последовательного сумматора. 12. Поясните работу параллельного сумматора. Индивидуальные задания Задание 1. Начертите схему вычитателя чисел на 16 разрядов на базе микросхемы ИМ2. Задание 2. Начертите схему сумматора двух чисел на 16 разря- дов на базе микросхемы ИМ6. 176 10. ПРЕОБРАЗОВАТЕЛИ КОДОВ Микросхемы преобразователей кодов (с англ. сonverter) служат для преобразования входных двоичных кодов в выходные двоично- десятичные и наоборот – входных двоично-десятичных кодов в вы- ходные двоичные. Они используются довольно редко, так как применение двоично- десятичных кодов ограничено узкой областью, например, они при- меняются в схемах многоразрядной десятичной индикации. К тому же при правильной организации схемы часто можно обойтись без преобразования в двоично-десятичный код, например, выбирая счет- чики, работающие в двоично-десятичном коде. Преобразование двоично-десятичного кода в двоичный встреча- ется еще реже. На схемах микросхемы преобразователей обозначаются буквами X/Y. В отечественных сериях преобразователи имеют обозначения ПР. Кроме того, надо учесть, что любые преобразования параллель- ных кодов, даже самые экзотические, могут быть легко реализованы на микросхемах постоянной памяти нужного объема. Обычно это намного удобнее, чем брать стандартные микросхемы преобразова- телей кодов. В стандартные серии входят две микросхемы преобразователей кодов: ПР6 для преобразования двоично-десятичного кода в двоичный; ПР7 для преобразования двоичного кода в двоично-десятичный (рис. 10.1). Рис. 10.1. Микросхемы преобразователей кодов 177 Обе микросхемы имеют выходы ОК, поэтому к ним надо присо- единять нагрузочные резисторы величиной около 1 кОм, но для удобства в дальнейших схемах эти резисторы не показаны. Обе микросхемы имеют также вход разрешения выхода не ЕО при нулевом уровне, на котором все выходы активны, а при единич- ном – переходят в состояние единицы. Преобразователь ПР6 имеет дополнительные выходы А, В, С, не участвующие в основном преобразовании. Простейшие схемы включения одиночных микросхем ПР6 и ПР7 приведены на рис. 10.2. Рис. 10.2. Простейшее включение одиночных преобразователей кода ПР6 и ПР7 Для преобразования двоично-десятичных кодов от 0 до 99 доста- точно двух микросхем ПР6 (рис. 10.3), а для преобразования двоич- ных кодов от 0 до 255 требуется три микросхемы ПР7 (рис. 10.4). Рис. 10.3. Преобразователь двоично-десятичного кода от 0 до 99 в двоичный код 178 Рис. 10.4. Преобразователь двоичного кода от 0 до 255 в двоично-десятичный код Если надо преобразовывать двоично-десятичные коды до 999, то понадобится шесть микросхем ПР6, а для преобразования двоичных кодов до 511 потребуется четыре микросхемы ПР7. На всех выходах микросхем необходимо включать нагрузочные резисторы. Наличие дополнительных выходов А, В, С у микросхемы ПР6 позволяет преобразовывать двоично-десятичный код от 0 до 9 в код дополнения до 9 или до 10 (рис. 10.5). а б Рис. 10.5. Преобразователи входного кода в дополнение до 9 (а) и в дополнение до 10 (б) То есть сумма входного и выходного кодов в этом случае равна соответственно 9 или 10. Например, при входном коде 6 на выходе схемы а будет код 3, а на выходе схемы б – код 4. 179 В схеме б при входном коде 0 на выходе также формируется код 0. Как и все остальные выходы микросхемы ПР6, выходы А, В, С име- ют тип ОК, поэтому к ним необходимо присоединять нагрузочные резисторы, для удобства не показанные на схеме. Задержки преобразователей кодов примерно вдвое превосходят задержки логических элементов. Точные величины задержек надо смотреть в справочниках. 10.2. Контрольные вопросы 1. Какие преобразователи кодов вы знаете? 2. Поясните работу преобразователя кода на примере микро- схемы ПР6. 3. Как выполняется каскадирование преобразователей 11. ОДНОВИБРАТОРЫ И ГЕНЕРАТОРЫ Одновибраторы и генераторы занимают промежуточное положе- ние между комбинационными микросхемами и микросхемами с внутренней памятью. Их выходные сигналы однозначно не определяются входными сигналами, как у комбинационных микросхем. Но в то же время они и не хранят информацию длительное время. 11.1. Одновибраторы Одновибраторы («ждущие мультивибраторы», английское назва- ние «Monostable Multivibrator») представляют собой микросхемы, которые в ответ на входной сигнал (логический уровень или фронт) формируют выходной импульс заданной длительности. Длительность определяется внешними времязадающими резисторами и конденса- торами. То есть можно считать, что у одновибраторов есть внут- ренняя память, но эта память хранит информацию о входном сигна- ле строго заданное время, а потом информация исчезает. На схемах одновибраторы обозначаются буквами G1. В стандартные серии микросхем входят одновибраторы двух основ- ных типов (отечественное обозначение функции микросхемы – АГ): 180 одновибраторы без перезапуска (АГ1 – одиночный одновибра- тор, АГ4 – два одновибратора в корпусе); одновибраторы с перезапуском (АГ3 – два одновибратора в корпусе). Разница между этими двумя типами показана на рис. 11.1. Рис. 11.1. Принцип работы одновибраторов без перезапуска и с перезапуском Одновибратор без перезапуска не реагирует на входной сигнал до окончания своего выходного импульса. Одновибратор с переза- пуском начинает отсчет нового времени выдержки Т с каждым но- вым входным сигналом независимо от того, закончилось ли преды- дущее время выдержки. В случае когда период следования входных сигналов меньше вре- мени Т выдержки, выходной импульс одновибратора с перезапус- ком не прерывается. Если период следования входных запускающих импульсов боль- ше времени выдержки одновибратора Т, то оба типа одновибрато- ров работают одинаково. На рис. 11.2 приведены обозначения микросхем одновибраторов стандартных серий. Микросхемы АГ3 и АГ4 отличаются друг от друга только тем, что АГ3 работает с перезапуском, а АГ4 – без пе- резапуска. Рис. 11.2. Микросхемы одновибраторов 181 Микросхемы имеют входы запуска, объединенные по И и ИЛИ, прямые и инверсные выходы, а также выводы для подключения внешних времязадающих цепей (резисторов и конденсаторов). Запускается работа всех одновибраторов по фронту результирую- щего входного сигнала. Использованная логика объединения вхо- дов микросхем позволяет запустить все одновибраторы как по по- ложительному, так и по отрицательному фронту входного сигнала (рис. 11.3 и 11.4). Рис. 11.3. Варианты запуска одновибратора АГ1 Рис. 11.4. Варианты запуска одновибраторов АГ3 и АГ4 На неиспользуемые входы при этом надо подавать сигналы ло- гического нуля или логической единицы. Можно также использо- вать остающиеся входы для разрешения или запрещения входного запускающего сигнала. Одновибраторы АГ3 и АГ4 имеют также дополнительный вход сброса не R, логический нуль на котором не только запрещает вы- работку выходного сигнала, но и прекращает его. Вход не R можно также использовать для запуска одновибратора. В таблицах истинности (табл. 11.1, 11.2) инверсные входные сигналы обозначены не А, не А1, не А2, прямые входные сигналы не В, а прямой и инверсный выходные сигналы – соответственно, Q и не Q. 182 Таблица 11.1 Таблица истинности одновибратора АГ1 Таблица 11.2 Таблица истинности одновибраторов АГ3 и АГ4 Стандартное включение одновибраторов предполагает подклю- чение внешнего резистора и внешнего конденсатора (рис. 11.5). 183 Рис. 11.5. Стандартные схемы включения одновибраторов Для одновибратора АГ1 длительность выходного импульса мож- но оценить по формуле T = 0,7RC. Эта формула работает при величине сопротивления резистора в пределах от 1,5 до 43 кОм. Емкость конденсатора может быть любой. Внутри микросхемы имеется внутренний резистор сопротивле- нием около 2 кОм, подключенный к выводу R, поэтому можно вклю- чать одновибратор без внешнего резистора, подключая вывод R к напряжению питания. Повторный запуск одновибратора невозможен сразу после окон- чания выходного импульса, до повторного запуска обязательно дол- жен пройти интервал t = C (если емкость измеряется в нанофарадах, то временной интервал получается в микросекундах). Для одновибраторов АГ3 и АГ4 длительность импульса можно оценить по формуле T = 0,32C(R + 0,7), где сопротивление резистора измеряется в килоомах. Сопротивление резистора может находиться в пределах от 5,1 до 51 кОм, емкость конденсатора любая. Перезапуск одновибратора возможен только в том случае, когда интервал между входными запускающими импульсами больше 0,224 с (если емкость измеряется в нанофарадах, то временной интервал – в микросекундах). Наиболее распространенные применения одновибраторов следую- щие (рис. 11.6): увеличение длительности входного импульса; уменьшение длительности входного импульса; 184 деление частоты входного сигнала в заданное число раз; формирование сигнала огибающей последовательности вход- ных импульсов. Рис. 11.6. Стандартные применения одновибраторов Для увеличения или уменьшения длительности входного сигнала (рис. 11.6. а и б) надо всего лишь выбрать сопротивление резистора и емкость конденсатора, исходя из требуемой длительности выход- ного сигнала. В этом случае можно использовать одновибратор любого типа: как с перезапуском, так и без перезапуска. Для деления частоты входных импульсов на заданное число раз (рис. 11.6, в) применяется только одновибратор без перезапуска. При этом надо выбрать такую длительность выходного сигнала, чтобы одновибратор пропускал нужное количество входных импульсов. Например, если требуется разделить на три частоту входных им- пульсов f, то длительность выходного сигнала одновибратора надо выбрать в пределах от 2/f до 3/f. При этом одновибратор будет про- пускать два входных импульса из каждых трех. Для формирования огибающей входного сигнала (рис. 11.6, г) используется только одновибратор с перезапуском. При этом дли- тельность его выходного импульса должна быть выбрана такой, чтобы каждый следующий входной сигнал перезапускал одновиб- ратор. Если частота входного сигнала равна f, то длительность вы- ходного сигнала одновибратора должна быть не меньше чем 1/f. Еще одно важное применение одновибратора состоит в подавле- нии дребезга контактов кнопки. 185 Одновибратор с большим временем выдержки (порядка несколь- ких десятых долей секунды) надежно подавляет паразитные им- пульсы, возникающие из-за дребезга контактов, и формирует иде- альные импульсы на любое нажатие кнопки (рис. 11.7). Рис. 11.7. Использование одновибратора для подавления дребезга контактов кнопки Для этого можно использовать как одновибратор с перезапуском, так и одновибратор без перезапуска (на рисунке). Можно также по- добрать время выдержки так, что одновибратор будет давать один импульс по нажатию кнопки, а другой импульс – по ее отпусканию. Одновибраторы можно также применять для построения генера- торов (мультивибраторов) прямоугольных импульсов с различными значениями длительности импульсов и паузы между ними. При этом два одновибратора замыкаются в кольцо так, что каждый из них запускает другой после окончания своего выходного импульса (рис. 11.8). Один одновибратор формирует длительность импульса, а другой определяет паузу между ними. Изменяя номиналы рези- сторов и конденсаторов, можно получить нужные соотношения им- пульса и паузы. Рис. 11.8. Генератор импульсов на двух одновибраторах Таким образом, одновибраторы довольно легко позволяют ре- шать самые разные задачи. 186 Однако, применяя одновибраторы, надо всегда помнить, что дли- тельность их выходных импульсов нельзя задать очень точно – ведь одновибратор имеет аналоговые цепи. На длительность выходного импульса одновибратора влияют раз- бросы номиналов резисторов и конденсаторов, температура окру- жающей среды, старение элементов, помехи по цепям питания и другие факторы. Поэтому применение одновибраторов нужно по возможности ограничивать только теми случаями, когда время выдержки можно задавать с не слишком высокой точностью (погрешность – не менее 20–30 %). Любую функцию одновибратора может выполнить синхронное тактируемое устройство (на основе кварцевого генератора, тригге- ров, регистров, счетчиков), причем выполнить гораздо точнее и надежнее. И ему не нужно никаких дополнительных времязадаю- щих элементов (резисторов и конденсаторов). Задержки запуска одновибраторов примерно в два-три раза пре- восходят задержку логического элемента. Точные величины задер- жек надо смотреть в справочниках. 11.2. Генераторы Помимо одновибраторов в стандартные серии включены также специализированные генераторы («мультивибраторы», англ. «мulti- vibrator»). На схемах они обозначаются буквой G. В отечественных сериях этот тип микросхемы кодируется буквами ГГ. Например, микросхема ГГ1 представляет собой два генератора в одном корпусе. Микросхемы генераторов используют довольно редко, чаще при- меняют генераторы на инверторах или на триггерах Шмитта. Однако в некоторых случаях генераторы ГГ1 не могут быть за- менены ничем. Дело в том, что они допускают изменение частоты выходных импульсов с помощью уровней двух входных управляю- щих напряжений. Поэтому они называются также «генераторы, управляемые напряжением» или ГУН. 187 Эффект изменения частоты можно использовать, например, в сис- темах автоподстройки частоты (АПЧ) или в устройствах с частот- ной модуляцией (ЧМ). Стандартная схема включения генератора ГГ1 приведена на рис. 11.9. Рис. 11.9. Схема включения генератора ГГ1 Генератор имеет выводы для подключения внешнего конденса- тора С1 и С2, к которым можно также подключать кварцевый резо- натор, но при этом уже нельзя управлять частотой. Имеется два входа управления частотой U1 и U2, а также вход разрешения не Е, при подаче на который логической единицы генерация прекращает- ся и на выходе F устанавливается единица. Один из входов управления (U1) обычно называется диапазон- ным или Uд, а другой (U2) – входом управления частоты или Uч. При увеличении напряжения Uч частота увеличивается, при уве- личении напряжения на входе Uд – уменьшается. Рекомендуемый диапазон изменения напряжения Uд составляет от 2 до 4,5 В, а диапазон изменения Uч – от 0 до 5 В. В зависимости от напряжения Uд меняется диапазон изменения частоты из-за из- менения напряжения Uч. Например, при Uд = 2 В и изменении Uч от 1 до 5 В частота изменяется примерно на 15 %, а при Uд = 4 В – приблизительно в четыре раза. Частота выходного сигнала ГГ1 определяется также внешним конденсатором, например, при Uд = Uч = 2 В и при С = 1 мкФ часто- та будет около 100 Гц, а при С = 100 пФ – порядка 10 МГц. Макси- мально возможное значение частоты генератора составляет около 80 МГц. В справочниках приводятся графики зависимости частоты выходного сигнала ГГ1 от уровней управляющих напряжений и от величины внешнего конденсатора. 188 Однако точно определить значение частоты по этим графикам невозможно, в любом случае требуется подстройка. К тому же наличие в схеме аналоговых узлов делает генератор ГГ1 чувстви- тельным к разбросу номиналов конденсаторов, изменению темпера- туры окружающей среды, старению элементов, к помехам по цепям питания и другим факторам. Именно поэтому использование этих генераторов крайне ограничено. В микросхеме ГГ1 существует взаимное влияние двух генерато- ров друг на друга, хотя в ней и приняты меры по снижению этого влияния. Поэтому не рекомендуется использовать одновременно два генератора одной микросхемы в режиме генерации частоты, управляемой напряжением. 11.3. Контрольные вопросы 1. Что такое одновибратор? 2. Как обозначается интегральная микросхема одновибратора? 3. Как обозначается интегральная микросхема генератора? 4. Изобразите условное обозначение одновибратора. 5. Изобразите условное обозначение генератора. 6. Для чего применяют одновибраторы? 7. Изобразите схемы включения одновибраторов. 8. Поясните использование одновибратора для подавления дре- безга контактов кнопки. 9. Изобразите схемы включения генератора на примере микро- схемы ГГ1. 189 12. ПАМЯТЬ 12.1. Общие сведения Память, как следует из названия, предназначена для запомина- ния, хранения каких-то массивов информации. Каждый код хранится в отдельном элементе памяти, называемом ячейкой памяти. Основная функция любой памяти состоит в выдаче этих кодов на выходы микросхемы по внешнему запросу. Основной параметр памяти – ее объем, то есть количество кодов, которые могут в ней храниться, и разрядность этих кодов. Для обозначения количества ячеек памяти используются следую- щие специальные единицы измерения: 1К – это 1024, то есть 210 (читается «кило-» или «ка-»), пример- но равно одной тысяче; 1М – это 1048576, то есть 220 (читается «мега-»), примерно рав- но одному миллиону; 1Г – это 1073741824, то есть 230 (читается «гига-»), примерно равно одному миллиарду. Принцип организации памяти записывается следующим образом, например, организация памяти 64К 8 означает, что память имеет 64К (то есть 65536) ячеек и каждая ячейка – восьмиразрядная. Общий объем памяти измеряется в байтах (килобайтах – Кбайт, мегабайтах – Мбайт, гигабайтах – Гбайт) или в битах (килобитах – Кбит, мегабитах – Мбит, гигабитах – Гбит). Память определяют как функциональную часть ЭВМ (рис. 12.1), предназначенную для записи, хранения и выдачи команд и обраба- тываемых данных. Комплекс технических средств, реализующих функцию памяти, называют запоминающим устройством (ЗУ). Основная память, как правило, состоит из ЗУ двух видов – опе- ративного (ОЗУ) и постоянного (ПЗУ) (рис. 12.2). Кроме этого имеется сверхоперативная память (СОЗУ) которая имеет быстродействие, соизмеримое с быстродействием процессо- ра, и служит для хранения ряда чисел, необходимых для выполне- 190 ния некоторой текущей последовательности команд программы. Роль СОЗУ выполняют регистры. Рис. 12.1. Структура ЭВМ а б Рис. 12.2. Микросхема памяти как функциональный узел: а – ОЗУ; б – ПЗУ Буферная память предназначена для промежуточного хранения информации при обмене между устройствами, работающими с раз- ными скоростями. Наряду с внутренней памятью имеется внешняя память. Внеш- нее ЗУ (ВЗУ) предназначено для хранения больших объемов ин- формации и характеризуется более низким быстродействием. Основной составной частью структуры любой микросхемы па- мяти является матрица накопителя, представляющая собой одно- 191 родный массив элементов памяти. Элемент памяти (ЭП) может хра- нить один бит (0 или 1) информации. Каждый ЭП имеет свой адрес. Для обращения к ЭП необходимо его «выбрать» с помощью кода адреса, сигналы которого подводят к соответствующим выводам микросхемы. Схемотехнический принцип построения элемента памяти в зна- чительной степени определяет способ хранения информации в накопителе. По этому признаку микросхемы памяти можно разде- лить на статические и динамические. В микросхемах статических ЗУ информация в режиме хранения неподвижна, то есть находится в статическом состоянии. В этот класс микросхем памяти входят микросхемы ОЗУ, у которых эле- ментом памяти является статический триггер, и микросхемы ПЗУ. В микросхемах динамических ЗУ записанная в накопитель ин- формация в режиме хранения периодически перезаписывается с це- лью ее восстановления (регенерации). К этому классу микросхем памяти относят микросхемы динамических ОЗУ. Элементом памяти в таких микросхемах является МДП-конденсатор, сформированный внутри полупроводникового кристалла. Информация, имеющая фор- му уровня напряжения (заряда) на конденсаторе, из-за наличия то- ков утечки в объеме и на поверхности полупроводникового кри- сталла не может сохраняться длительное время и поэтому нуждает- ся в периодическом восстановлении. Микросхемы динамических ОЗУ имеют большую информацион- ную емкость, чем микросхемы статических ОЗУ, что обусловлено меньшим числом компонентов в одном элементе памяти и, следова- тельно, более плотным их размещением в полупроводниковом кри- сталле. Однако динамические ОЗУ сложнее в применении, поскольку нуждаются в организации принудительной регенерации, а значит, в дополнительном оборудовании и усложнении устройств управления. Для хранения небольших объемов информации широко применя- ют регистровые ЗУ. В обширной номенклатуре микросхем регистров некоторая их часть содержит многорегистровые структуры, которые можно использовать для одновременного хранения нескольких слов. Возможности таких микросхем зависят от их структурного построе- ния и способа адресации регистров. Некоторые допускают адресное обращение к каждому из регистров (регистровые файлы). 192 Другие работают по принципу «магазинного» ЗУ, заполняясь информацией по мере ее поступления и освобождаясь от нее в по- рядке ее поступления по правилу «первым вошел – первым вышел» (FIFO – First Input – First Output) или в обратном порядке «послед- ним вошел – первым вышел» (LIFO – Last Input-First Output). Магазинные ЗУ нередко называют стеком (stack – штабель). В микросхемах ПЗУ функции элементов памяти выполняют пе- ремычки между линиями строк и столбцов в накопителе. Эти пере- мычки представляют собой либо тонкопленочные проводники, либо диоды и транзисторы. Наличие перемычки кодируется 1, ее отсут- ствие – 0. Возможна и обратная кодировка. Занесение информации в микросхемы ПЗУ, то есть их програм- мирование, осуществляют в основном двумя способами. Один из них заключается в формировании перемычек в накопителе на заключи- тельной стадии изготовления микросхемы с использованием трафа- рета (маски). Такие микросхемы получили название масочных ПЗУ (МПЗУ). Другой способ состоит в пережигании легкоплавких токо- проводящих перемычек в тех точках накопителя, где должен быть записан 0 или 1, в зависимости от принятого кодирования состояний перемычек. Программирование микросхем ПЗУ осуществляет поль- зователь с помощью специального устройства – программатора. Микросхемы масочных ПЗУ и микросхемы программируемых пользователем ПЗУ (ППЗУ) допускают однократную запись инфор- мации, поскольку при программировании происходит необратимое разрушение соединений в накопителе. Существует разновидность ПЗУ, допускающая неоднократное программирование, то есть перепрограммирование или, иначе, ре- программирование. Этим свойством репрограммируемые ПЗУ (РПЗУ) обладают благодаря использованию в них элементов памяти на ос- нове МДП-транзисторов специальной конструкции, способных пе- реходить из непроводящего состояния в проводящее и обратно под воздействием внешнего программирующего напряжения. По способу стирания информации в накопителе микросхемы РПЗУ разделяют на два вида, которые называют программируемыми ПЗУ со стиранием электрическим сигналом (ЭСППЗУ) и ультрафиолето- вым излучением (СППЗУ). Наряду с полупроводниковыми микросхемами ОЗУ и ПЗУ про- мышленность выпускает микросхемы памяти на тонких магнитных 193 пленках, элементами памяти в которых являются цилиндрические маг- нитные домены (ЦМД). Микронные размеры ЦМД позволяют в тон- кой пленке магнитного материала на диэлектрической подложке раз- мерами 100 100 мм2 разместить накопитель с информационной емко- стью в десятки миллионов бит. Микросхемы памяти на ЦМД предна- значены для реализации внешних запоминающих устройств, отлича- ющихся от устройств на магнитных лентах и дисках более высокой надежностью функционирования и быстродействием благодаря пол- ностью электронной системе записи и считывания информации. Разновидности микросхем памяти приведены на рис.12.3. Здесь же показаны международные буквенные обозначения микросхем памяти различных видов. Микросхемы памяти ОЗУ (RAM) ПЗУ (ROM) ВЗУ На ЦМДСтатические ОЗУ (RAM) Динамические ОЗУ (RAMD) Регистровые ОЗУ (RO) МПЗУ (ROM) ППЗУ (PROM) ПЛМ (PLM) РПЗУ (RPROM) С УФ стиранием ССПЗУ (EPROM) Со стиранием электрическим с игналом ЭСППЗУ (EEPROM) Рис. 12.3. Классификация микросхем памяти Информацию о принадлежности микросхемы к определенной серии содержит ее условное буквенное обозначение. В соответ- ствии с принятой системой обозначение микросхемы представляет собой цифробуквенный код, состоящий из следующих частей: 194 а) трех-, четырехзначное число, обозначающее номер серии, в ко- тором первая цифра указывает на конструктивно-технологическое исполнение микросхемы: 1, 5, 6, 7 – полупроводниковые, 2, 4, 8 – гибридные, 3 – пленочные, керамические и прочие. Последующие две-три цифры являются порядковым номером разработки. При че- тырехзначном номере серии вторая цифра указывает на область при- менения или на функциональное предназначение микросхем серии: 0 – бытовая радиоэлектронная аппаратура, 1 – аналоговая техника, 4 – операционные усилители, 5 – цифровая техника, 6 – запоминаю- щие устройства, 8 – микропроцессорная техника; б) двухбуквенный индекс, в котором первая буква обозначает подгруппу, а вторая – вид микросхемы по функциональному назна- чению: РУ – оперативные ЗУ с управлением, РМ – матрицы опера- тивных ЗУ, РЕ – масочные ЗУ, РТ – программируемые ПЗУ, РР – репрограммируемые ПЗУ со стиранием информации электрическим сигналом (ЭСППЗУ), РФ – репрограммируемые ПЗУ со стиранием информации ультрафиолетовым излучением (СППЗУ), РЦ – запо- минающие устройства на ЦМД, ИР – регистры; в) одно-, двух- или трехзначный номер разработки микросхемы среди ей подобных в данной серии; г) буква, указывающая типономинал микросхемы; д) при необходимости в начале буквенного обозначения распола- гают двухбуквенный префикс, первая буква которого К обозначает микросхемы широкого (общетехнического) применения, а вторая – материал и тип корпуса: А – пластмассовый типа 4; Б – бескорпус- ное исполнение; Е – металлополимерный типа 2; И – стеклокерами- ческий типа 4; М – керамический, металлокерамический типа 2; Н – керамический типа 5; Р – пластмассовый типа 2; С – стеклокерами- ческий типа 2; Ф – пластмассовый подтипа 43. Вторая буква в префиксе может отсутствовать. Микросхемы, предназначенные для экспорта, перед начальной буквой К в условном обозначении имеют букву Э. По физико-технологическому признаку микросхемы памяти мож- но разделить на два класса: биполярные и униполярные. Первые из- готавливают по технологии биполярных транзисторов, вторые – по технологии полевых транзисторов, в основном МДП-транзисторов. Существует смешанная БиКМДП-технология, позволяющая объ- единить положительные свойства биполярной и КМДП-технологий: 195 высокое быстродействие биполярных элементов и малую потребля- емую мощность элементов КМДП-структуры 12.2. Типовые структуры и функциональные узлы микросхем памяти Для характеристики микросхемы памяти как функционального узла электронной аппаратуры необходимо знать прежде всего ре- жимы работы, сигналы управления, способы сопряжения с другими функциональными узлами в аппаратуре, систему электрических па- раметров и их значения. Обобщенная структурная схема запоминающего устройства, харак- терная для ОЗУ и ПЗУ, представлена на рис. 12.4. Она содержит сле- дующие функциональные узлы: накопитель, дешифратор кода адреса (ДШ), устройство ввода-вывода (УВВ), устройство управления (УУ). накопительДШ УУ DI0 DO0 УУВ DIn-1 Don-1 Am-1 Aj A0 WR/RD CS D0 Dn-1 D0 Dn-1 ЯП ЭП 1 n 1 i 2m Рис. 12.4. Обобщенная структурная схема запоминающего устройства Накопитель представляет собой совокупность элементов памяти, объединенных в матрицу. В матрице ЭП размещены на пересечениях 196 горизонтальных и вертикальных проводников, называемых соответ- ственно строками и столбцами. Каждый ЭП может хранить один бит (0 или 1) информации. Для хранения n-разрядного слова требуются n элементов памяти. Совокупность элементов памяти, предназначен- ная для хранения одного слова, называется ячейкой памяти (ЯП). Накопитель может иметь одноразрядную и многоразрядную (сло- варную) организацию. Накопитель со словарной организацией поз- воляет за одно обращение к нему записать или считать n разрядов, составляющих слово. Организация ЗУ предусматривает возможность обращения к лю- бой ЯП для записи или считывания информации. Для этой цели служит дешифратор (ДШ). Он преобразует код адреса Am–1...A0 в активный сигнал выборки ЯП. Число ЯП в накопителе равно 2m, где m – число разрядов в адресном коде. Если ЗУ допускает выбор- ку любой ЯП в произвольном порядке, то его называют ЗУ с произ- вольной выборкой (ЗУПВ). Устройство ввода-вывода (УВВ) предназначено для усиления и нормализации информационных сигналов Dn–1...D0, подаваемых на входы ЗУ DI при записи и снимаемых с выходов D0 при считывании. Многие микросхемы имеют совмещенные входы-выходы. В та- ких микросхемах УВВ дополнительно выполняет и функцию разде- ления внутренних цепей приема и выдачи информации. К УВВ предъявляется также требование сопряжения входов и выходов с внешними линиями передачи. Устройство управления формирует внутренние сигналы для воз- действия на функциональные узлы ЗУ, соответствующего внешним сигналам управления: «Запись/Считывание» (WR/RD), «Выбор кри- сталла (микросхемы)» (CS). Сигнал WR/RD определяет режим за- писи при WR/RD = 1 и считывания при WR/RD = 0. Сигнал CS раз- решает при CS = 1 или запрещает доступ к накопителю по инфор- мационным входам и выходам при CS = 0. У большинства микро- схем памяти сигнал CS является основным для установления мик- росхемы в режим хранения независимо от состояний сигналов на других входах. Принцип действия изображенной на рис. 12.4 схемы применитель- но к ОЗУ заключается в следующем. Для записи слова DIn_1...D0 в заданную ЯП его необходимо подать на информационные входы DIn–1...DI0. Одновременно на адресные входы Аm–1...А0 должен 197 быть подан код адреса выбираемой ЯП, а на входы управления – сигналы WR/RD = 1 и CS-1. После выполнения этих операций входная информация через УВВ пройдет в накопитель и запишется в выбранную ячейку памяти. Для обеспечения режима хранения достаточно подать сигнал CS = 0. Режим считывания реализуется аналогично режиму записи, но при значении сигнала WR/RD = 0. Типовая схема ПЗУ отличается от ОЗУ отсутствием входов для информационных сигналов. Следует заметить, что сигналы на входах и выходах микросхем ОЗУ и ПЗУ могут быть представлены своими прямыми значениями, как, например, в вышеприведенном рассмотрении, так и инверсными. В общем случае любая микросхема памяти имеет следующие ин- формационные выводы (рис. 12.5). Рис. 12.5. Микросхемы памяти: ПЗУ (а), ОЗУ с двунаправленной шиной данных (б); ОЗУ с раздельными шинами входных и выходных данных (в) Адресные выводы (входные), образующие шину адреса памяти. Код на адресных линиях представляет собой двоичный номер ячейки памяти, к которой происходит обращение в данный момент. Количе- ство адресных разрядов определяет количество ячеек памяти: при ко- личестве адресных разрядов n количество ячеек памяти равно 2n. Адресные выводы (входные), образующие шину адреса памяти. Код на адресных линиях представляет собой двоичный номер ячейки 198 памяти, к которой происходит обращение в данный момент. Количе- ство адресных разрядов определяет количество ячеек памяти: при ко- личестве адресных разрядов n количество ячеек памяти равно 2n. Выводы данных (выходные), образующие шину данных памяти. Код на линиях данных представляет собой содержимое той ячейки памяти, к которой производится обращение в данный момент. Ко- личество разрядов данных определяет количество разрядов всех ячеек памяти (обычно оно бывает равным 1, 4, 8, 16). Как правило, выходы данных имеют тип выходного каскада ОК или 3С. В случае оперативной памяти, помимо выходной шины дан- ных, может быть еще и отдельная входная шина данных, на кото- рую подается код, записываемый в выбранную ячейку памяти. Дру- гой возможный вариант – совмещение входной и выходной шин данных, то есть двунаправленная шина, направление передачи ин- формации по которой определяется управляющими сигналами. Дву- направленная шина обычно применяется при количестве разрядов шины данных четыре или более. Управляющие выводы (входные), которые определяют режим работы микросхемы. В большинстве случаев у памяти имеется вход выбора микросхемы CS (их может быть несколько, объединенных по функции И). У оперативной памяти также обязательно есть вход записи WR, активный уровень сигнала на котором переводит мик- росхему в режим записи. 12.3. Условные графические обозначения микросхем памяти На рис. 12.6 представлены примеры обозначений микросхем стати- ческого ОЗУ с одноразрядной организацией (рис. 12.6, а), со словар- ной организацией и совмещенными входами-выходами (рис. 12.6, б), микросхемы динамического ОЗУ (рис. 12.6, в), микросхемы МПЗУ (рис. 12.6, г), ППЗУ (рис. 12.6, д), РПЗУ (рис. 12.6, е). Условное графическое обозначение содержит три поля. В сред- нем поле помещено обозначение вида микросхемы памяти и данные о ее информационной емкости в битах. На левом поле помещены символы, указывающие на назначение выводов и подводимых к ним сигналов. На правом поле помещены обозначения выводов и 199 соответствующих им подводимых или отводимых сигналов, а также обозначение типа выхода (выходов): Выход с тремя состояниями Выход с открытым коллектором (стоком) Выход с откры- тым эмиттером (истоком) RAM 256 RAM 16 K RAMD 16 K ROM 16 K PROM 8 K RPROM 16 K a) б) в) г) д) е) A0 1 2 3 4 5 6 7 A0 A0 A0A0A0 1 2 3 4 5 6 7 8 9 10CS CS CS CS CS OV OV OV OVOVOV Ucc Ucc Ucc DI DI D0 D0 D0 D0 W/R W/R 1 2 3 4 5 6 13 14 14 8 16 1 2 3 6 7 9 10 11 16 15 12 DIO DIO 5 4 8 7 6 5 4 3 2 1 23 22 19 18 20 21 0 1 2 3 4 5 6 7 5V 5V W/R OE 9 10 11 13 14 15 16 17 24 12 RAS CAS 5 7 6 12 11 10 13 4 15 3 2 12V 5V 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 0 1 2 3 4 5 6 7 0 1 2 3 0 1 2 3 4 5 6 7 20 19 21 18 17 16 15 10 14 13 11 1 2 3 4 5 6 7 8 9 24 23 12 10 8 16 15 17 1 2 3 4 7 6 5 9 18 11 12 13 14 8 7 6 5 4 3 2 1 23 22 19 18 20 21 12 24 9 10 11 13 14 15 16 17 а в RAM 256 RAM 16 K RAMD 16 K ROM 16 K PROM 8 K RPROM 16 K a) б) в) г) д) е) A0 1 2 3 4 5 6 7 A0 A0 A0A0A0 1 2 3 4 5 6 7 8 9 10CS CS CS CS CS OV O OV OVOVOV Ucc Ucc Ucc DI DI D0 D0 D0 D0 W/R W/R 1 2 3 4 5 6 13 14 14 8 16 1 2 3 6 7 9 10 11 16 15 12 DIO DIO 5 4 8 7 6 5 4 3 2 1 23 22 19 18 20 21 0 1 2 3 4 5 6 7 5V 5V W/R OE 9 10 11 3 4 15 16 17 24 12 RAS CAS 5 7 6 12 11 10 13 4 15 3 2 12V 5V 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 0 1 2 3 4 5 6 7 0 1 2 3 0 1 2 3 4 5 6 7 20 19 21 18 17 16 15 10 14 13 11 2 3 4 5 6 7 8 9 24 23 12 10 8 16 5 17 1 2 3 4 7 6 5 9 18 11 2 3 14 8 7 6 5 4 3 2 1 23 22 19 18 20 21 12 24 9 10 11 13 14 15 16 17 г д е Рис. 12.6. Условные графические изображения микросхем памяти: а – статическое ОЗУ с одноразрядной организацией; б – статическое ОЗУ со сло- варной организацией и совмещенными входами-выходами; в – динамическое ОЗУ; г – масочное ПЗУ; д – программируемое ПЗУ; е – репрограммируемое ПЗУ 12.4. Применение ПЗУ 200 Основные временные характеристики микросхем ПЗУ – это две величины задержки. Задержка выборки адреса памяти – время от установки входно- го кода адреса до установки выходного кода данных. Задержка выборки микросхемы – время от установки активного разрешающего управляющего сигнала CS до установки выходного кода данных памяти. Задержка выборки микросхемы обычно в не- сколько раз меньше задержки выборки адреса. Содержимое ПЗУ обычно изображается в виде специальной таб- лицы, называемой картой прошивки памяти. В таблице показывает- ся содержимое всех ячеек памяти, причем в каждой строке записы- вается содержимое 16 (или 32) последовательно идущих (при нарастании кода адреса) ячеек. При этом, как правило, используется шестнадцатеричное кодирование. Пример карты прошивки ПЗУ с организацией 256 8 показан в табл. 12.1 (все биты всех ячеек считаются установленными в едини- цу). Пользоваться таблицей очень просто. Например для того, чтобы посмотреть содержимое ячейки памяти с шестнадцатеричным адре- сом 8А, надо взять строку таблицы с номером 80 и столбец таблицы с номером А (данная ячейка в таблице выделена жирным шрифтом). Таблица 12.1 Пример карты прошивки ПЗУ Адрес 0 1 2 3 4 5 6 7 8 9 A B C D E F 00 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF 10 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF 20 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF 30 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF 40 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF 50 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF 60 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF 70 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF 80 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF 90 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF A0 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF B0 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF 201 C0 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF D0 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF E0 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF F0 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF Любые микросхемы ПЗУ легко можно включать так, чтобы умень- шать или увеличивать количество адресных разрядов, то есть умень- шать или увеличивать количество используемых ячеек памяти. На рис. 12.7 показано, как из микросхемы с организацией 2К 8 сделать микросхему 512 8. Два старших разряда адреса памяти отключены (на них поданы нулевые сигналы). Использоваться будут только младшие (верхние в таблице прошивки) 512 ячеек, и только их надо будет программировать. Рис. 12.7. Уменьшение количества адресных разрядов ПЗУ Задача увеличения количества адресных разрядов ПЗУ встреча- ется значительно чаще задачи уменьшения количества адресных разрядов. Для увеличения адресных разрядов обычно применяются микро- схемы дешифраторов (рис. 12.8). Младшие разряды шины адреса при этом подаются на объеди- ненные адресные входы всех микросхем, а старшие – на управляю- щие (адресные) входы дешифратора. Выходные сигналы дешифра- тора разрешают работу всегда только одной микросхемы памяти. В результате на общую шину данных всех ПЗУ выдает свою инфор- мацию только одна микросхема. 202 Применение дешифратора 3–8 позволяет объединить восемь мик- росхем ПЗУ (добавить три адресных разряда. Рис. 12.8. Увеличение количества адресных разрядов ПЗУ с помощью дешифратора Часто возникает также задача увеличения количества разрядов дан- ных. Для этого необходимо всего лишь объединить одноименные ад- ресные входы нужного количества микросхем ПЗУ выходы же данных ПЗУ не объединяются, а образуют код с большим числом разрядов. Например, при объединении таким образом двух микросхем с органи- зацией 8К 8 можно получить ПЗУ с организацией 8К 16. Одно из самых распространенных применений микросхем ПЗУ – замена ими сложных комбинационных схем. Если рассматривать адресные входы микросхемы ПЗУ как входы комбинационной схемы, а разряды данных – как выходы этой ком- бинационной схемы, то можно сформировать любую требуемую таблицу истинности данной комбинационной схемы. Для этого все- го лишь надо составить таблицу прошивки ПЗУ, соответствующую нужной таблице истинности. В качестве примера рассмотрим комбинационную схему, пред- ставленную на рис. 12.9, имеющую восемь входов и четыре выхода. 203 Схема распознает два различных 5-разрядных входных кода (11001 и 10011) в случае, когда на входе разрешения «–Разр.» присутствует нулевой сигнал, а при приходе сигналов «–Строб 1» и «Строб 2» схема выдает на выход отрицательные импульсы. Причем первый выходной сигнал вырабатывается в случае, когда входной код равен 11001 и пришел сигнал «–Строб 1», второй выходной сигнал – при том же коде, но по входному сигналу «–Строб 2». Третий и четвер- тый выходные сигналы вырабатываются при входном коде 10011 и при приходе соответственно управляющих сигналов «–Строб 1» и «–Строб 2». Рис. 12.9. Пример комбинационной схемы, заменяемой ПЗУ Всю эту схему можно заменить одной микросхемой ПЗУ (рис. 12.10). Микросхема ПЗУ всегда выбрана (управляющие сигна- лы –CS1 и –CS2 – нулевые). На выходах данных памяти включены резисторы, так как тип выходов микросхемы – ОК. Рис. 12.10. Включение ПЗУ для замены комбинационной схемы, показанной на рис. 12.9 204 Микросхемы ПЗУ могут заменять собой любые комбинационные микросхемы: дешифраторы, шифраторы, компараторы кодов, сум- маторы, мультиплексоры, преобразователи кодов и т. д. В общем случае ПЗУ можно рассматривать как преобразователь входного кода (кода адреса) в выходной (код данных) по произволь- ному закону, задаваемому разработчиком. Это позволяет не только преобразовывать друг в друга различные стандартные коды, но и выполнять множество других функций, например, использовать ПЗУ как простейший табличный вычислитель. Одно из наиболее распространенных применений ПЗУ как пре- образователя кодов – это построение на их основе всевозможных индикаторов, отображающих на экране буквы и цифры. ПЗУ в дан- ном случае переводит код (номер) буквы или цифры в ее изображе- ние. Конечно, в данном случае заменить ПЗУ комбинационной схе- мой совершенно невозможно, так как букв и цифр очень много, а их изображения весьма разнообразны. Простейший пример данного применения ПЗУ – это управление знаковым семисегментным индикатором, знакомым всем по каль- куляторам, кассовым аппаратам, электронным часам, весам и т. д. В семисегментных индикаторах изображение всех цифр от 0 до 9 строится всего из семи сегментов (отрезков линий) (рис. 12.11.). Рис. 12.11. Дешифратор знакового семисегментного индикатора на ПЗУ Чтобы отобразить в виде цифры 4-разрядный двоичный код, надо этот код преобразовать в 7-разрядный код, каждому разряду которого будет соответствовать один сегмент индикатора. То есть коду 0000 должно соответствовать изображение нуля (шесть сег- ментов, расположенных по периметру), а коду 0001 – изображение 205 единицы (два правых вертикальных сегмента). Для повышения уни- версальности индикатора удобно дополнить десять цифр еще и ше- стью буквами, использующимися в шестнадцатеричном коде (A, B, C, D, E, F). Семь сегментов индикатора позволяют сделать и это, правда, изображения букв получаются не слишком качественными. ПЗУ типа РЕ3, используемое в качестве дешифратора индикато- ра, имеет четыре входа и семь выходов (старший разряд адреса и старший разряд данных не используются). Карта прошивки ПЗУ приведена в табл. 12.2. Нулевой сигнал на каждом из выходов дан- ных ПЗУ зажигает соответствующий ему сегмент. Таблица 12.2 Карта прошивки ПЗУ для дешифратора знакового индикатора Адрес 0 1 2 3 4 5 6 7 8 9 A B C D E F 00 40 79 24 30 19 12 02 78 00 10 08 03 46 21 06 0E 10 XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX 12.5. Применение ОЗУ Как уже отмечалось, оперативная память бывает двух основных видов: с раздельными шинами входных и выходных данных (в ос- новном это одноразрядная память) и с двунаправленной (совмещен- ной) шиной входных и выходных данных (многоразрядная память). Некоторые простейшие примеры микросхем памяти обоих этих ви- дов приведены на рис. 12.12. 206 Рис. 12.12. Примеры микросхем статических ОЗУ Выходы данных микросхем памяти имеют тип ОК (довольно редко) или 3С. Управляющие сигналы – это сигнал выбора микро- схемы CS (иногда их несколько), сигнал записи WR (обычно отри- цательный) и иногда сигнал разрешения выхода OE. Микросхема оперативной памяти К155РУ7 (аналог – F9342APC) имеет организацию 1К 1 и раздельные входной и выходной сигна- лы данных. Выход микросхемы – типа 3С. Управление работой мик- росхемы производится двумя управляющими сигналами CS и WR. Режимы работы микросхемы приведены в табл. 12.3. Таблица 12.3 Режимы работы оперативной памяти К155РУ7 Входы и выходы Режим работы Не CS Не WR A0–A9 DI DO 1 Х Х Х 3С Хранение 0 0 Адрес 0 3С Запись 0 0 0 Адрес 1 3С Запись 1 0 1 Адрес Х Данные Чтение Микросхема КМ132РУ10 отличается от К155РУ7 в основном большим объемом (организация 64К 1) и несколько меньшим быстродействием. Назначение управляющих сигналов и таблица режимов работы у этих микросхем совпадают. Микросхема КР541РУ2 (аналог – IM7147L-3) относится к другой разновидности микросхем памяти. У нее четыре двунаправленных вывода данных типа 3С. Управляющие сигналы те же самые: не CS и не WR. Таблица режимов работы (табл. 12.24) также похожа на таблицу для одноразрядных микросхем. Главное отличие состоит в том, что в режиме записи на входах/выходах данных присутствует записываемая информация. Таблица 12.24 Режимы работы оперативной памяти КР541РУ2 207 Входы и выходы Режим работы Не CS Не WR A0–A9 DIO0…DIO3 1 Х Х 3С Хранение 0 0 Адрес 3С Запись 0 0 0 Адрес 3С Запись 1 0 1 Адрес Данные Чтение Микросхема HM62256 фирмы Hitachi отличается от КР541РУ2 прежде всего организацией (32К 8) и управляющими сигналами (добавлен сигнал разрешения выхода не OE). Когда этот сигнал пассивен (равен единице), входы/выходы данных микросхемы находятся в состоянии 3С независимо от режима работы. Введение дополнительного сигнала позволяет более гибко управлять работой микросхемы. К тому же обычно в подобных микросхемах при пас- сивном сигнале не CS (равном единице) значительно уменьшается потребляемая мощность. В настоящее время имеется огромный выбор микросхем памяти с разным объемом (от нескольких байт до нескольких мегабайт), разным количеством разрядов (обычно 1, 4, 8, 16 разрядов), разны- ми методами управления и разным потреблением и быстродействи- ем. В каждом конкретном случае надо подбирать оптимальную па- мять, в наибольшей степени удовлетворяющую требованиям реша- емой задачи. Для микросхем памяти очень важны временные параметры (за- держки сигналов относительно друг друга) и порядок выставления и снятия сигналов адреса, данных и управления. Всю эту информа- цию дают временные диаграммы циклов записи в память и чтения (считывания) из памяти, приводимые в справочниках. Самые главные временные параметры оперативной памяти сле- дующие: время выборки адреса (задержка между изменением адреса и выдачей данных); время выборки микросхемы (задержка выдачи данных по вы- ставлению сигнала не CS); минимальная длительность сигнала записи не WR; минимальная длительность сигнала не CS. 208 Типичные временные диаграммы циклов записи и чтения приве- дены на рис. 12.13. Конкретные временные диаграммы для каждого типа памяти необходимо смотреть в справочниках. Для записи информации в память надо выставить код адреса на адресных входах, выставить код записываемых в этот адрес данных на входах данных, подать сигнал записи не WR и подать сигнал вы- бора микросхемы не CS. Порядок выставления сигналов бывает различным, он может быть существенным или несущественным (например, можно выставлять или снимать не CS раньше или позже выставления или снятия не WR). Собственно запись обычно произ- водится сигналом не WR или не CS, причем данные должны удер- живаться в течение всего сигнала не WR (или не CS) и заданное время после его окончания. Рис. 12.13. Типичные временные диаграммы записи в память (а) и чтения из памяти (б) Сигнал не CS у некоторых микросхем памяти допускается дер- жать активным (нулевым) для всех записываемых адресов и при этом подавать импульсы не WR для каждого адреса. Точно так же у некоторых микросхем допускается держать активным (нулевым) сигнал записи не WR, но при этом подавать импульсы не CS. В случае микросхем памяти с двунаправленной шиной данных необходимо использовать источник записываемых данных с выхо- дом 3С или ОК, чтобы избежать конфликта данных, записываемых в память, с данными, выдаваемыми из памяти в режиме чтения. Микросхемы оперативной памяти довольно часто объединяются для увеличения разрядности данных или разрядности адреса. На рис. 12.14 показано объединение четырех микросхем К155РУ7 для получения памяти с организацией 1К 4. Точно так же могут 209 быть объединены и микросхемы с двунаправленной шиной данных. К примеру, из четырех микросхем памяти с организацией 1К 4 можно получить память с организацией 1К 112. Для увеличения количества адресных разрядов используются те же методы, что и в случае ПЗУ. Если объединяются всего две мик- росхемы памяти, то можно обойтись без применения дешифрато- ров, выбирающих одну из объединяемых микросхем. Рис. 12.14. Объединение микросхем памяти для увеличения разрядности шины данных На рис. 12.15 показан вариант схемы объединения двух микро- схем HM62256 для получения памяти с организацией 64К 8. До- полнительный старший адресный разряд управляет прохождением сигнала не CS на одну из микросхем (при нулевом уровне на до- полнительном адресном разряде сигнал не CS проходит на левую по рисунку микросхему, при единичном уровне – на правую по рисун- ку микросхему). 210 Рис. 12.15. Объединение микросхем памяти для увеличения разрядности шины адреса 12.6 Контрольные вопросы 1. Какие единицы измерения используются для обозначения ко- личества ячеек памяти? 2. Что обозначает организация памяти 124К 16? 3. Дайте определение ОЗУ? 4. Какая память называется постоянной? 5. Что такое буферная память? 6. Что представляет собой стековая память? 7. Какая память называется СОЗУ? 8. Изобразите классификацию микросхем памяти. 9. Изобразите обобщенную структурную схему запоминающего устройства. 10. Изобразите условное обозначение микросхемы ОЗУ с двуна- правленной шиной данных. Поясните назначение выводов. 11. Изобразите условное обозначение микросхемы ПЗУ. Поясни- те назначение выводов. 12. Изобразите условное обозначение микросхемы ОЗУ с раз- дельными шинами входных и выходных данных. Поясните назна- чение выводов. 13. Как обозначается выход с тремя состояниями? 14. Как обозначатся выход с открытым коллектором (стоком)? 211 15. Как обозначатся выход с открытым эмиттером (истоком)? 16. Назовите основные временные характеристики микросхем ПЗУ. 17. Что такое задержка выборки адреса памяти? 18. Что такое задержка выборки микросхемы? 19. Назовите основные параметры оперативной памяти. 20. Изобразите временную диаграмму записи в оперативную па- мять. 21. Изобразите временную диаграмму чтения из оперативной памяти. 22. Как объединяются микросхемы памяти для увеличения раз- рядности шины адреса? 23. Как объединяются микросхемы памяти для увеличения раз- рядности шины данных? Индивидуальное задание Согласно заданному преподавателем варианту начертите нако- питель памяти. Таблица 12.5 № варианта Память Объем накопите- ля Микросхема 1 ОЗУ 8К 8 К155 РУ7 2 ОЗУ 16К 8 К155 РУ7 3 ОЗУ 8К 16 К155 РУ7 4 ОЗУ 12К 8 Рис. 12.6, а 5 ОЗУ 100К 8 НМ62256 6 ОЗУ 40К 16 КМ 132РУ10 7 ОЗУ 6К 16 КР541РУ2 8 ОЗУ 100К 16 НМ62256 9 ОЗУ 8К 16 Рис. 12.6, а 10 ОЗУ 12К 8 КМ 132РУ10 11 ОЗУ 10К 16 Рис. 12.6, а 212 12 ПЗУ 80К 8 КР566РТ4 13 ПЗУ 40К 16 КР566РТ4 14 ПЗУ 60К 8 КР566РТ18 15 ПЗУ 100К 8 КР566РТ18 16 ПЗУ 120К 8 Рис. 12.6, г 17 ПЗУ 1024К 8 КР566РТ18 18 ПЗУ 80К 16 Рис. 12.6, г 19 ПЗУ 100К 16 Рис. 12.6, д 20 ПЗУ 80К 16 КР566РТ4 13. ЦИФРО-АНАЛОГОВЫЕ И АНАЛОГО-ЦИФРОВЫЕ ПРЕОБРАЗОВАТЕЛИ Цифро-аналоговые преобразователи (ЦАП, DAC – «Digital-to- Analog Converter») и аналого-цифровые преобразователи (АЦП, ADC – «Analog-to-Digital Converter») главным образом применяют- ся для сопряжения цифровых устройств и систем с внешними ана- логовыми сигналами. При этом АЦП преобразует аналоговые сигналы во входные циф- ровые сигналы, поступающие на цифровые устройства для дальней- шей обработки или хранения, а ЦАП преобразует выходные цифро- вые сигналы цифровых устройств в аналоговые сигналы. ЦАП и АЦП применяются в измерительной технике (цифровые осциллографы, вольтметры, генераторы сигналов и т. д.), в бытовой аппаратуре (телевизоры, музыкальные центры, автомобильная элек- троника и т. д.), компьютерной технике (ввод и вывод звука в компь- ютерах, видеомониторы, принтеры и т. д.), медицинской технике, ра- диолокационных устройствах, в телефонии и многих других областях. Применение ЦАП и АЦП постоянно расширяется по мере пере- хода от аналоговых к цифровым устройствам. В качестве ЦАП и АЦП обычно применяются специализирован- ные микросхемы, выпускаемые многими отечественными и зару- бежными фирмами. Микросхемы ЦАП и АЦП относятся к аналого-цифровым, поэтому они также требуют знания аналоговой схемотехники, существенно отличающейся от цифровой. Практическое применение ЦАП и АЦП 213 требует расчета аналоговых цепей, учета многочисленных погреш- ностей преобразования (как статических, так и динамических), знания характеристик и особенностей аналоговых микросхем (в первую оче- редь операционных усилителей) и многого другого, что далеко вы- ходит за рамки этого пособия. В настоящей главе использованы материалы учебного пособия Б.Ф. Лаврентьева «Аналоговая и цифровая электроника» (Йошкар- Ола: МарГТУ, 2000). 13.1. Цифро-аналоговые преобразователи Цифро-аналоговый преобразователь (ЦАП) предназначен для пре- образования входной величины, представленной числовым кодом, в эквивалентную аналоговую величину. В ЦАП в качестве входного сигнала используются цифровые коды, а выходным сигналом явля- ется, как правило, напряжение. Принцип работы ЦАП состоит в суммировании эталонных зна- чений напряжений (токов), соответствующих разрядам входного ко- да, причем в суммировании участвуют только те эталоны, для кото- рых в соответствующих разрядах стоит «1». В этом случае входное напряжение определяется следующим образом: 1 0 2 0 1 00 вых 2 ... 842 k U k U k U k U U nnnn , где U0 – опорное (эталонное) напряжение; k – коэффициенты двоичных разрядов, принимающие значение 0 или 1; n – разрядность входного кода. Основные характеристики ЦАП подразделяются на статические и динамические. К статическим параметрам относятся: – разрядность n; – абсолютная разрешающая способность ЦАП – то есть мини- мальное значением изменения сигнала на выходе, обусловленное изменением входного кода на единицу (цена младшего разряда), определяется как U0/2n; – абсолютная погрешность преобразования в конечной точке шкалы δшк, представляющая собой отклонение значения выходной 214 напряженности от номинального расчетного, соответствующего ко- нечной точке характеристики преобразования (измеряется в едини- цах младшего разряда (EMP) или в процентах (рис. 13.1); – нелинейность преобразования δL – это отклонение реальной ха- рактеристики преобразования от расчетной (линейной). Величина δL измеряется в единицах младшего разряда или в процентах: 100 макU L L . Из динамических характеристик наиболее существенными явля- ются: – время установления выходного сигнала tуст – это интервал вре- мени от подачи входного кода до появления выходного напряжения, – максимальная частота преобразования fпреобр. Рис. 13.1. Характеристики преобразования ЦАП: реальная (а) и идеальная (б) При построении ЦАП в качестве эталонов используются токи или напряжения. Принцип построения ЦАП, реализующих метод сум- мирования токов, иллюстрируются на рис. 13.2. 215 Рис. 13.2. С ЦАП с суммированием токов (а) и ее реализация (б) Данное устройство (рис. 13.2, а) содержит n источников тока, ко- торые подключаются с помощью ключей S к общей нагрузке Rн. На общей нагрузке Rн будут протекать только токи тех разрядов, в ко- торых значение цифры – единица. Если нагрузка Rн постоянна, то выходное напряжение Uвых пропорционально входному коду. На практике для получения выходного напряжения, пропорционально- го входному коду, в качестве нагрузки используется операционный усилитель (ОУ), играющий роль преобразователя тока в напряже- ние. Действительно в ОУ напряжение между входами равно нулю. ωсувых RJU . Выходное напряжение в ОУ прямо пропорционально выходному току ЦАП и не зависит от сопротивления выходной нагрузки. Недостатком рассмотренной выше схемы ЦАП является широ- кий диапазон величин сопротивлений в резистивной матрице для формирования разрядных токов. К тому же эти резисторы должны иметь высокую точность изготовления. Поэтому в современных 216 ЦАП используются резистивные матрицы типа R–2R. Эти матрицы включают в себя резисторы двух номиналов R и 2R (рис. 13.3). Рис. 13.3. ЦАП с матрицей R–2R В резистивной матрице происходит последовательное деление тока на два. В результате выходное максимальное напряжение на выходе ЦАП при N = 111...1 равно nR R UU 2 1 1 оос опвых . Входное сопротивление резистивной матрицы, а следовательно и ток J0 постоянны и не зависят от состояния ключей (кода). При Rooc = R величина выходного напряжения Uвых макс меньше Uоп на ве- личину младшего разряда. Точность и стабильность параметров ЦАП в основном зависят от стабильности источника Uоп и точности изготовления резисторов R в матрице. ЦАП выпускаются в виде ИС, обычно с внешним источником Uоп и ОУ. На рис. 13.4 изображены ИС ЦАП серии К572. Микро- схема К572ПА1 представляет собой резистивную матрицу на десять разрядов и токовые ключи. Входы ОУ подключаются к выходным шинам J1, J2, а выход ОУ к входу Y. Сопротивление обратной связи Rooc = R находится внутри кристалла, что увеличивает стабильность работы ЦАП. Микросхема К572ПА2 имеет разрядность 12 и содер- 217 жит два дополнительных двенадцатиразрядных регистров для хране- ния входной информации. Прием в регистры производится подачей сигнала 1 на входы С1 и С2. Существуют другие серии ИС с повы- шенным быстродействием, например К1108ПА1, К1118ПА1 и др. Рис. 13.4. ИС ЦАП серии К572ПА1 (а) и К572ПА2 (б) 13.2. Аналого-цифровые преобразователи Аналого-цифровой преобразователь (АЦП) – это устройство, пред- назначенное для преобразования непрерывно изменяющейся во вре- мени физической величины в эквивалентные ей значения цифровых кодов. В качестве аналоговой величины может быть прінято напря- жение, ток, угловое перемещение, давление газа и т. д. Процесс аналого-цифрового преобразования предполагает после- довательное выполнение следующих операций (рис. 13.5): – выборку значений исходной аналоговой величины в некоторые заданные моменты времени, т. е. дискретизация сигнала во времени, – квантование (округление преобразуемой величины до некото- рых известных величин) полученной в дискретные моменты време- ни значения аналоговой величины по уровню, – кодирование – замена найденных квантовых значений некото- рыми числовыми кодами. 218 Рис. 13.5. Принцип аналого-цифрового преобразования Операция квантования по уровню функции U(t) заключается в замене бесконечного множества ее значений на некоторое конечное множество значений U n(t), называемых уровнями квантования. Для выполнения этой операции весь диапазон изменения функции D = = U(t)max – U(t)min разбивают на некоторое число уровней N и произ- водят округление каждого значения функции U(t) до ближайшего уровня квантования U n(t). Величина h = D/N носит название шага квантования. В результате процесса аналого-цифрового преобразо- вания аналоговая функция U(t) заменяется дискретной функцией U n(t). В аналитической форме процесс аналого-цифрового преоб- разования может быть представлен выражением: i i ni k h tU K )( , где U(t)i – значение функции U(t) в i-м шаге; h – шаг квантования; δki – погрешность преобразования на i-м шаге. Процесс квантования по уровню связан с внесением некоторой погрешности εi, значение которой определяется неравенством 22 hh . 219 Погрешность зависит от разрядности. Основные параметры АЦП делятся на статистические и динами- ческие. К статическим относятся: – вид преобразуемой величины: напряжение, ток, угловое пере- мещение и т. д.; – диапазон изменения входных величин; – разрядность; – абсолютная разрешающая способность; – абсолютная погрешность преобразования в конечной точке шкалы δшк; – нелинейность преобразования δL. К динамическим параметрам относится максимальная частота преобразования fпр. В зависимости от принципа действия АЦП делятся на АЦП па- раллельного преобразования, АЦП поразрядного взвешивания, сле- дящие АЦП, интегрирующие АЦП и др. АЦП параллельного преобразования реализуют метод непосред- ственного считывания и являются самыми быстродействующими. В качестве примера рассмотрим принцип работы микросхемы К1107ПВ1. Микросхема имеет шесть разрядов и обеспечивает быстродействие до 20 МГц (рис. 13.6). 220 Рис. 13.6. Структурная схема параллельного АЦП Устройство содержит делитель, образованный резисторами R1–R64, 64 компаратора К1–К64, преобразователь кода и регистр. На входы компараторов поступают входной сигнал Ux и напряжение с делителя. При этом на выходах компараторов формируется 64-разрядный еди- ничный код. Число единиц в нем равно числу уровней квантования. Полученный единичный код поступает на вход преобразователя кода, в котором он преобразуется в 6-разрядный двоичный код. Полученный двоичный код записывается в регистр и выдается на выходные шины. В данном АЦП время преобразования занимает один такт. АЦП поразрядного взвешивания (или поразрядного кодирования) выполняет одно преобразование за n тактов (рис. 13.7). Основой АЦП является регистр последовательных приближений. Он представляет собой сдвигающий регистр, в котором последова- тельно, начиная со старшего разряда, формируется логическая еди- ница. В зависимости от сигнала Uупр, поступающего на его вход, эта единица или остается или заменяется логическим «0». Резистивная матрица формирует аналоговое напряжение, эквивалентное «весу» цифрового кода, поступающего на матрицу с регистра приближе- ний. Схема сравнения сравнивает напряжения Ux и Uм и в зависи- 221 мости от их величин формирует сигнал Uупр на уровне логического «0» или логической «1». Рис. 13.7. Структурная схема АЦП поразрядного кодирования Рассмотрим пример. Пусть Ux = 7 В, а U0 = 10 В, тогда в первом такте в старшем разряде регистра формируется логическая «1» и Uм = 5 В, Uм < Ux; Uупр = 1. Следовательно, в старшем разряде оста- ется логическая «1». Во втором такте, в следующем n – 1 разряде формируется логи- ческая «1» и Uм = 5 В + 2,5 В = 7,5 В; Uм > Ux; Uупр = 0. Следова- тельно, единица в n – 1 разряде заменяется на логический «0» и Uм = 5 В. В третьем такте в разряд n – 2 регистра записывается логическая «1» и Uм = 5 В + 1,25 В = 6,25 В, Uм < Ux; Uупр = 1. Следовательно, логическая «1» в n – 2 разряда остается. В четвертом такте в разряд n – 3 регистра записывается логиче- ская «1» и Uм = 5 В + 1,25 В + 0,625 В = 6,875 В, Uм < Ux; Uупр = 1. Следовательно, логическая «1» остается в разряде n – 3. Процесс преобразования повторяется n тактов, в результате с ре- гистра приближений снимается код преобразованной аналоговой величины. АЦП поразрядного взвешивания нашли широкое применение при разработке ИС ввиду своей простоты и достаточно хорошего быст- 222 родействия. Такие ИС могут иметь в своем составе генератор такто- вых импульсов и источник эталонного напряжения или не иметь их. В качестве примера рассмотрим АЦП, выполненное на ИС К1113ПВ1 (рис. 13.8). ИС предназначена для преобразования одно- полярного или биполярного аналогового напряжения (Uвх = 0…10 В или Uвх = –5 В…+5 В) в десятиразрядный двоичный код. Нелиней- ность преобразования ±0,1 %, время преобразования 30 мкс. Для работы ИС требуется два источника питания +5 В и –15 В. В мик- росхему встроен внутренний источник опорного напряжения и ге- нератор тактовых импульсов. Рис. 13.8. ИС К1113ПВ1 (а) и временная диаграмма ее работы (б) Запуск АЦП производится логическим «0». Цифровая информа- ция с выходных шин снимается через 30 мкс после поступления сигнала «гашение-преобразование». Tпреобр = 30 мкс. Работа АЦП поясняется временной диаграммой его работы (рис. 13.8, б). Следящие АЦП в отличие от АЦП поразрядного взвешивания имеют в своем составе вместо регистра последовательных прибли- жений реверсивный счетчик (рис. 13.9). Работа АЦП поясняется временной диаграммой работы (13.9, б). Управление реверсивным счетчиком производится по управляющей шине «±» в зависимости от соотношения сигналов Ux и Uм. При изменении входного сигна- ла Ux изменяется код реверсивного счетчика и напряжение с матри- цы Uм «следит» за Ux. 223 Рис. 13.9. Следящая АЦП (а), временная диаграмма ее работы (б) Интегрирующие АЦП относятся к медленнодействующим преоб- разователям. Принцип их действия основан на преобразовании ана- логовой величины во временной интервал tx и формировании число- импульсного (единичного) кода путем заполнения этого интервала импульсами опорной частоты f0. Значение единичного кода опреде- ляется соотношением N(1) = tx f0. Число-импульсный код поступает на счетчик, на выходе которо- го формируется цифровой код. Структурная схема такого АЦП при- ведена на рис. 13.10, а. Максимальное время преобразования зависит от разрядности АЦП и определяется по формуле ,20пр.max nfT где f0 – период частоты кварцевого генератора. 224 Рис. 13.10. Структурная схема (а) и временная диаграмма работы (б) интегрирующего АЦП Погрешность интегрирующего АЦП определяется в основном изменением наклона пилообразного напряжения, которое определя- ется постоянной времени RC интегратора (генератора пилообразно- го напряжения). Под воздействием внешних дестабилизирующих факторов, особенно температуры, постоянная времени, а следова- тельно, и наклон пилообразного напряжения меняются, что приво- дит к значительным погрешностям преобразования. Поэтому в настоящее время для построения интегрирующих АЦП используют принцип двойного интегрирования. Принцип работы АЦП двойного интегрирования заключается в том, что сначала в течение некоторого фиксированного временного интервала Т1 интегрируется аналоговая преобразуемая величина Ux, а затем интегрируется эталонное (опорное) напряжение противопо- 225 ложной полярности Uоп. Временной интервал Т2 пропорционален преобразуемой величине Ux. Рис. 13.11. Структурная схема АЦП двойного интегрирования (а) И временная диаграмма его работы (б) Действительно, в течение интервала времени Т1 напряжение на выходе интегратора изменяется по линейному закону: const.при, 1 1 0 вых.инт x x t t x Ut RC U dtU RC U В течение интервала времени Т2 выходное напряжение на выходе интегратора изменяется от Uвых.инт.мах до 0, т. е. const.при 1 оп оп опвых.инт 1 0 Ut RC U dtU RC U t t Следовательно, 2 оп 1 T RC U T RC U x ; хU U T T оп 1 2 . 226 Таким образом, интервал времени Т2 зависит от постоянной вели- чины Т1/Uоп и переменной Uх и не зависит от параметров интегратора. В этом можно убедиться на графике, приведенном на рис. 13.12. Рис. 13.12. Напряжение на выходе интегратора при постоянной времени τ1 = R1 C1 (кривая 1) и при τ2 = R2 C2 (кривая 2) АЦП двойного интегрирования обеспечивает высокую точность преобразования в условиях промышленных помех в широком ин- тервале температур и широко используется в измерительной техни- ке и автоматизированных системах управления. Например, основу всех мультиметров составляет АЦП двойного интегрирования, вы- полненная на микросхеме К572ПВ2 или К572ПВ5. ИС практически одинаковые, но первая работает на светодиодные индикаторы, а вто- рая – на жидкокристаллические индикаторы. Микросхема К572ПВ2 (рис. 13.13) совместно с источником опор- ного напряжения, несколькими резисторами и конденсаторами вы- полняет функции АЦП двойного интегрирования с автоматической установкой нуля ОУ и определением полярности входного сигнала. Основные технические параметры ИС: – разрядность – 3–5 десятичных разряда; – входное сопротивление – 50 МОм; – входное напряжение ±1,999Uоп(В), – быстродействие 2–9 Гц; – потребляемый ток 1,8 мА; – напряжение питания 9 В. 227 Рис. 13.13. ИС К572ПВ2 (а) и выходное напряжение на выходе генератора (б) Работа ИС происходит под воздействием тактовых импульсов fти внутреннего генератора импульсов в три этапа: – на первом этапе Т1 длительностью 4000 периодов fти, происхо- дит интегрирование напряжения Ux, – на втором этапе длительностью от 0 до 8000 периодов, fти про- исходит интегрирование опорного напряжения Uоп и – на третьем этапе длительностью от 4000 до 12000 периодов fти, происходит автоматическая установка нуля ОУ. Весь цикл преобразования занимает 16000 тактов. 228 Рис. 13.14. Многоканальный АЦП Многоканальные АЦП широко используются для преобразования нескольких однотипных аналоговых величин. Такие АЦП включают в себя аналоговый коммутатор и один из рассмотренных выше АЦП. Преобразование происходит последовательно параметр за пара- метром. Аналоговый коммутатор поочередно подключает на вход АЦП через усилитель все входные сигналы. Контрольные вопросы 1. Какие функции выполняет ЦАП? 2. Основные технические параметры ЦАП. 3. Принцип работы ЦАП. 4. Что представляет собой резистивная матрица R–2R? 5. Условное обозначение ИС К572ПА1. 6. Где применяются ЦАП? 7. Назначение АЦП. 8. Принцип работы АЦП. 9. Назовите основные параметры АЦП. 10. Классификация АЦП. 11. Поясните принцип работы АЦП поразрядного взвешивания. 12. Поясните принцип работы интегрирующего АЦП. 13. Почему АЦП двойного интегрирования нашли широкое при- менение в измерительной аппаратуре? 14. Как строится многоканальный АЦП? 229 14. ТИПОВЫЕ СИТУАЦИИ ПРИ ПОСТРОЕНИИ УЗЛОВ И УСТРОЙСТВ НА СТАНДАРТНЫХ ИНТЕГРАЛЬНЫХ СХЕМАХ Разработанная проектировщиком функционально-логическая схе- ма далее подлежит реализации на наборе стандартных ИС той или иной серии. При реализации возможны несовпадения элементов подлежащей изготовлению схемы и элементов, имеющихся для ее реализации. Типовыми ситуациями являются: 1) наличие у имеющихся элементов «лишних» (неиспользуемых в данном случае) входов; 2) наличие в корпусах ИС лишних элементов; 3) нехватка у имеющихся элементов необходимого числа входов; 4) нехватка у имеющихся элементов нагрузочной способности. 14.1. Режимы неиспользуемых входов в логических элементах Вопрос о режиме «лишних» входов решается с учетом конкрет- ного типа используемой схемотехнологии. Пусть, например, нужно получить конъюнкцию (или ее инвер- сию) пяти переменных. В стандартных сериях нет соответствующих элементов с пятью входами, и придется взять элемент с восемью входами, у которого окажется три «лишних» входа. Принципиально возможно поступить следующим образом: не обращать внимание на «лишние» входы (то есть оставить их разомкнутыми); подсоединить их к задействованным входам; подать на «лишние» входы некоторые константы. С точки зрения логических операций все три возможности пра- вомерны (рис. 14.1). Если учитывать особенности той или иной схемотехнологии, то выбор варианта действий становится определенным. Для КМОП и ТТЛ(Ш) неиспользуемые входы разомкнутыми не оставляют. 230 &X1 X2 X3 X4 X5 &X1 X2 X3 X4 X5 &X1 X2 X3 X4 X5 U1 Рис. 14.1. Принципиально возможные режимы неиспользуемых входов логических элементов Для КМОП это строгая рекомендация, так как у них очень вели- ки входные сопротивления и, следовательно, на разомкнутые входы легко наводятся паразитные потенциалы, которые могут изменять работу схемы. Для ТТЛ(Ш) строгого запрета на оставление разомкнутых вхо- дов нет, но делать это незачем, так как вследствие этого пострадают параметры быстродействия элемента. Подсоединение «лишних» входов к задействованным для КМОП и ТТЛ(Ш) принципиально возможно, но нежелательно, так как оно приводит к увеличению нагрузки на источник сигнала, что также сопровождается уменьшением быстродействия источника сигнала. Таким образом, для КМОП и ТТЛ(Ш) режим неиспользуемых входов – подсоединение их к константам (логическим единицам или нулям), не изменяющим работу схемы для задействованных входов. При этом уровни напряжения U1 и U0 для КМОП совпадают с уровнями Uсс (напряжение питания) и «земли», к которым и под- ключаются неиспользуемые входы. У элементов ТТЛ(Ш) уровень U1 на 1,5–2 В ниже Uсс, поэтому для предотвращения пробоев неиспользуемые входы подключают к источ- нику питания Uсс через резистор R (обычная рекомендация R = 1 кОм), причем к одному резистору разрешается подключить до 20 входов. Примеры, иллюстрирующие перечисленные способы подключе- ния неиспользуемых выводов ИС, показаны на рис. 14.2, а. Сигнал логической единицы можно получить от специального элемента рис. 14.2, б, причем если это мощный элемент, то он мо- жет иметь коэффициент разветвления до 30. 231 &X1 X2 X3 X4 X5 Ucc 1X1 X2 X3 X4 X5 &X1 X2 X3 X4 X5 ... R 1 кОм Ucc & ... КМОП КМОП и ТТЛ(Ш) ТТЛ(Ш а б Рис. 14.2. Рекомендуемые режимы неиспользуемых входов логических элементов 14.2. Режимы неиспользуемых логических элементов Если не все элементы, имеющиеся в корпусе ИС, использованы в схеме, то неиспользованные элементы также подключены к напря- жению питания, которое является общим для всего корпуса. Если же мощности, потребляемые элементами в состоянии нуля и единицы, не равны, то имеет смысл поставить неиспользуемый элемент в состояние минимальной мощности, подав на какой-либо из его входов соответствующую константу. 14.3. Наращивание числа входов логических элементов Для элементов И и ИЛИ для получения нужного числа входов берется несколько элементов, выходы которых объединяются далее элементом того же типа (рис. 14.3, а). X1 X2 X3 X4 X5 & & & & X1 X2 X3 X4 X5 & & 1 & 1 1 & а б Рис. 14.3. Схемы наращивания входов логических элементов Наращивание числа входов для операции И-НЕ, ИЛИ-НЕ, в сущ- ности, производится аналогичным методом, но в схеме появляются дополнительные инверторы (рис.14.3, б). 232 14.4. Снижение нагрузок на выходах логических элементов Эта ситуация возникает в том случае, если нагрузки превышают допустимые значения, а также для повышения быстродействия схем, на которые нагрузки элементов оказывают самое непосредственное влияние. Чем больше число нагрузок у элемента – источника сигнала (или нестандартная внешняя нагрузка), тем большее время тратится на достижение выходным сигналом порогового уровня при переклю- чении, то есть на изменение его логического состояния. Для предотвращения потерь быстродействия из-за нагрузок на выходах сильно нагруженных элементов применяют буферизацию или разделение нагрузки (рис. 14.4, а, б). ЛЭ ЛЭ ЛЭ а б Рис. 14.4. Предотвращение потерь быстродействия из-за нагрузок: а – буферизация; б – разделение нагрузки Введение буферных каскадов ускоряет работу источника сигна- ла, но вносит собственную задержку в тракт передачи сигнала. Бу- дет ли в конечном счете эффект ускорения, определяется конкрет- ным расчетом. При разделении нагрузки новые элементы с задержками в тракт передачи сигнала не вводятся, но увеличивается нагрузка на тот ис- точник сигнала, который питает рассматриваемую схему. Поэтому и здесь эффективность приема должна оцениваться расчетом. 233 14.5. Паразитные связи цифровых элементов по цепям питания Одной из задач при проектировании и эксплуатации цифровых устройств является борьба со сбоями из-за помех. Типовой пробле- мой здесь является наличие токовых импульсов в цепях питания ИС. При переключении элементов в цепях питания создаются крат- ковременные импульсные токи, благодаря чему сами эти элементы становятся источниками помех для соседних элементов. Токовые импульсы в цепях питания создаются сквозными токами выходных каскадов типов ТТЛ(Ш) и КМОП, а также помехами пере- зарядки емкостей, что свойственно и всем другим типам элементов. Импульс сквозного тока переключающего элемента 1 (рис. 14.5) Iскв протекает через транзисторы выходного каскада от источника питания Uсс на общую точку GND через линии, имеющие полное сопротивление Zcc и ZGND. ЛЭ1 Ucc ЛЭ2 ЛЭ3 U GND Iскв ЛЭ1 Ucc Ко входам других логических элементов GND Iскв ЛЭ2 Рис. 14.5. Схемы, поясняющие процесс возникновения импульсных помех при переключении цифрового элемента Главную часть сопротивления составляют индуктивности линий, на которых выделяются напряжения UL. 234 Протекание сквозного тока создает на линии питания отрица- тельный импульс, а на общей точке («земли») – положительный. Эти импульсы воздействуют на подключенный вблизи элемента 1 элемент 2. Если, как показано на рис. 14.5, элемент 2 находится в состоянии логического нуля, то его выход через насыщенный транзистор вы- ходного каскада, отображаемый замкнутым ключом, связан с лини- ей GND, следовательно, импульс с этой линии попадает на выход элемента 2, откуда сможет распространяться далее по обычным сигнальным цепям. При единичном состоянии элемента 2 на его выход пройдет от- рицательный импульс помехи с линии источника питания. Для борьбы с этими опасными помехами нужны «хорошая» зем- ля и фильтрация напряжений питания. «Качество земли» улучшается конструктивными мерами, снижаю- щими сопротивление ZGND: шины «земли» делают утолщенными; нередко для их реализации отводят целые плоскости много- слойных конструкций (плат и кристаллов); систему «заземления» соединяют с несколькими выводами кор- пуса, чтобы сократить пути прохождения токов в этой системе и др. Для шин питания схемы наряду с конструктивными методами применяют и схемотехнические: в цепи выходных каскадов добавляют небольшие сопротивле- ния, ограничивающие сквозные токи и токи перезаряда емкостей; используют элементы с управляемой крутизной фронтов для уменьшения производных сигнальных напряжений и токов; применяют развязывающие каскады на выходах ИС для огра- ничения емкостных нагрузок на этих выходах; используют фильтрацию питающих напряжений. Для фильтрации напряжений питания между линиями Uсс и «зем- лей» включают конденсаторы. Высокая эффективность этого метода борьбы с паразитными свя- зями элементов через цепи питания связана со следующим обстоя- тельством. Цифровые узлы и устройства питают от высококаче- ственных блоков питания со стабилизированным выходным напря- жением. Такие источники имеют очень малые выходные сопротив- 235 ления за счет применения глубоких обратных связей в схемах бло- ков питания. Однако цепь обратной связи инерционна и не успевает обрабатывать короткие импульсные помехи. Поэтому для коротких помех выходное сопротивление источника не обеспечивает того низкого уровня, которое оно имеет в статике. Установка фильтрующих конденсаторов Сф создает путь (рис. 14.6) по которому замыкаются импульсы сквозного тока и токи переза- рядки емкостей, минуя сопротивление Zcc. ЛЭ1 Ucc ЛЭ2 GND Ко входам других логических элементов Сф Iскв Рис. 14.6. Пути протекания сквозного тока при наличии в схеме фильтрующего конденсатора Естественно, конденсаторы должны иметь малое сопротивление для высокочастотных сигналов, поэтому для фильтрации выбирают те типы конденсаторов, которые имеют малые паразитные индук- тивности. Рекомендации по числу, типу и емкости фильтрующих конден- саторов приводятся в руководящих материалах по применению конк- ретных типов ИС. 14.6. Паразитные связи цифровых элементов по цепям питания Все помехи, которые могут явиться причиной ложного срабаты- вания чувствительных цепей аппаратуры, можно разделить на не- сколько видов: внешние помехи, проникающие в систему из окружающей сре- ды от различного рода излучателей электромагнитных сигналов, а также обусловленные действием электромагнитных и электроста- тических полей; 236 токовые помехи по цепи питания, возникающие в результате выброса тока при коммутационных помехах; перекрестные помехи, наводимые одними сигнальными линия- ми в других сигнальных линиях; отражения в линиях связи при несогласованных нагрузках. 14.6.1. Внешние помехи Для защиты от внешних помех используется экранирование от сигналов внешних и внутренних мощных каскадов, создающих по- мехи электромагнитного или электростатического характера. Каж- дый экранирующий кожух должен быть подсоединен к общему за- землению низкоомным проводом. 14.6.2. Токовые помехи Средством защиты интегральных схем от помех по цепи питания является включение конденсаторов развязки между шинами пита- ния и общей (рис. 14.7). ЛЭ1 Ucc ЛЭ2 GND С1 С2 Рис. 14.7. Включение конденсаторов развязки Для качественной развязки необходимы конденсаторы, имеющие большую емкость для низких частот (С1) и малую емкость для вы- соких (С2). Конденсатор С1 (1,0 мкФ) устанавливается из расчета один кон- денсатор на каждые 5–10 интегральных схем. Электролитические конденсаторы следует устанавливать возможно ближе к контакт- ным разъемам. Конденсаторы С2 должны быть распределены по всей площади печатной платы равномерно относительно ИС из расчета один кон- денсатор на группу не более чем 10 ИС, емкостью на одну ИС 0,002–0,001 мкФ. 237 14.6.3. Перекрестные помехи Перекрестные помехи являются следствием электромагнитных полей, которые возникают в соединительных линиях под действием положительных и отрицательных токов. Связанные электромагнитные поля оказывают воздействие на близко расположенные линии и наводят в них перекрестные поме- хи, которые могут привести к нарушению правильного функциони- рования аппаратуры. Пусть линия (источник помехи) является близлежащей для линии, испытывающей воздействие помехи. Тогда между ними существует связь через паразитную емкость (рис. 14.8, а). ЛЭ1 ЛЭ2 Rвых.1 Rвх.2 Спом Uпом(t) R Спом Uпом(t) Uвх.2(t) а б Рис. 14.8. Схема, поясняющая процесс возникновения перекрестных помех в цифровых устройствах (а), и схема замещения (б) Схема замещения рассматриваемой цепи может быть представ- лена в виде рис. 14.8, б, где R = Rвых.1 Rвх.2 / (Rвых.1 + Rвх.2). Если считать фронт помехи линейным, изменяющимся по закону Uпом(t) = αt, где α = (U1 – U0) / tф = U / tф, то напряжение помехи на входе ЛЭ2 будет определяться соотноше- нием (для времени от 0 до tф) 238 Uвх.2 (t) = f [1–exp(–t / RC)] RC, то есть пропорционально крутизне фронта. Борьба с перекрестными помехами осуществляется запрещением параллельного расположения близких и длинных сигнальных линий; размещением между такими линиями экранирующих заземлен- ных проводников (так, в частности, поступают при применении плоских кабелей) применением коаксиальных кабелей; применением витых пар. Для уменьшения перекрестных помех на печатных платах вво- дится проводник массы между двумя сигнальными проводниками. Тогда влияние перекрестных помех уменьшается в несколько раз. При этом «земляной» провод должен быть раза в три шире сигналь- ных проводников, а расстояния между проводниками должны быть равны ширине сигнальных проводников. 14.6.4. Искажения сигналов в несогласованных линиях Паразитные колебания из-за несогласованности волновых сопро- тивлений возникают в связях, которые именуются длинными, при- чем речь не идет об абсолютных значениях длины, важно лишь со- отношение длины линии и длины волны передаваемого сигнала. Так как импульсные сигналы характеризуются широким спек- тром гармонических частот, говорить о длине волны сигнала для них затруднительно, и рекомендации по отнесению линий связи к коротким или длинным в значительной мере вырабатываются прак- тикой. Например, граничную длину линии часто определяют по условию: время прохождения сигнала по линии должно быть на по- рядок меньше длительности передаваемого фронта. Скорость распространения сигналов в линии V = Vc / , где Vc – скорость свете в вакууме (30 см/с); – диэлектрическая постоянная среды, в которой распространя- ется сигнал. 239 Практически V = 15–20 см/с. Поведение длинной линии резко отличается от поведения короткой. Схема замещения длинной линии без потерь состоит из цепочки LC звеньев, где L и C – погонные параметры индуктивности и емкости (то есть приходящиеся на единицу длины). Такая линия (рис. 14.9, а) име- ет волновое сопротивление Z0 = CL , величина которого зависит от конструкции линии. Rист U RнСС С L L L i U RнU l Коаксиальный кабель а б Рис. 14.9. Схема замещения длинной линии без потерь (а) и схема с реализацией линии в виде коаксиального кабеля (б) Фактически волновое сопротивление соответствует отношению напряжения к току в точке линии, которой достигает распростра- няющая волна. Пока волна распространяется в линии, отношение u/i = Z0 остается неизменным. В конце линии подключено сопротивление Rн = Z0, то есть отно- шение u/i сохраняется, падающая волна не встречает неоднородно- сти и целиком поглощается нагрузкой. Если в конце линии Rн ≠ Z0, то отношение u/I сохраняться не мо- жет, и должно произойти искажение волны. Оно трактуется как по- явление отраженной волны, параметры которой таковы, что сумма падающей и отраженной волн соответствует условиям в конце линии. Отношение амплитуд отраженной и падающей волн равно коэф- фициенту отражения: ρ = (Rн – Z0) / (Rн + Z0). Отраженная волна распространяется обратно к началу линии. Если в начале линии подключено сопротивление, равное Z0, то отраженная волна поглощается целиком и режим линии устанавливается оконча- 240 тельно. В противном случае в начале линии также происходит отраже- ние волны, которая вновь пойдет по линии от ее начала к концу. Возможное многократное отражение способно затянуть переход- ные процессы в линии на время, равное десяткам Т0, где Т0 – время распространения сигнала по линии (Т0 = l/V, где l – длина линии). Для устранения паразитных колебаний в длинной линии исполь- зуются параллельное или последовательное согласование волновых сопротивлений. Параллельное согласование волновых сопротивлений. При параллельном согласовании в конце линии включают резистор, что- бы сделать сопротивление нагрузки линии равным волновому. Это дает полное устранение паразитных колебаний, и время пе- редачи сигналов становится равным Т0. Недостатком данного способа является потребление значитель- ных токов от источника сигнала. После завершения переходных процессов на выходе линии долж- но установиться напряжение U1 или U0, в зависимости от логиче- ского состояния элемента – источника сигнала. Под этим напряже- нием находится резистор включенный в конце линии, сопротивле- ние которого мало (типичное значение волновых сопротивлений линий передачи сигналов 50–100 Ом). Ток через такой резистор может оказаться неприемлемо большим. Для поиска наиболее подходящего варианта включения резисто- ра на выходе линии можно использовать один из схемных вариан- тов представленный на рис. 14.9, а. Возможно также осуществить включение емкости С, которая пре- дотвращает потребление тока в статическом режиме (рис. 14.9, б). ЛЭ1 Rн Uсс ЛЭ1 Rн Uсс ЛЭ1 R1 Uсс R2 ЛЭ1 Uсс R2 С а б Рис. 14.10. Варианты согласования волновых сопротивлений при передаче цифровых сигналов 241 Последовательное согласование волновых сопротивлений. При последовательном согласовании в начале линии последовательно включается резистор Rдоп, сопротивление которого совместно с вы- ходным сопротивлением источника сигнала Rист дает величину Z0 (рис. 14.11). При этом на выходе линии действует высокое входное сопротивление элемента-приемника, следовательно, там коэффициент отражения приблизительно равен единице, и амплитуда отраженной волны приблизительно равна амплитуде падающей. ЛЭ1Rист U Uсс Rдоп Z0 Рис. 14.11. Последовательное согласование волновых сопротивлений Переходный процесс в этом случае протекает следующим образом. Ступенчатое изменение напряжения источника сигнала U созда- ет на входе линии перепад напряжения U/2 (так как Rист + Rдоп = Z0). Перепад половинной амплитуды распространяется по линии и через время Т0 достигает ее конца. Коэффициент отражения в конце линии равен единице (Rвх >> Z0 и влиянием Rвх пренебрегаем). Ам- плитуда отражения волны равна U/2, в итоге в конце линии уста- навливается напряжение U. Отраженная волна возвращается к началу линии, где поглощает- ся. Таким образом, на выходе линии процесс заканчивается через время Т0, а на входе – через 2 Т0. Реальное положение в технике борьбы с отражениями в длинных линиях несколько сложнее, так как выходное сопротивление циф- ровых элементов зачастую непостоянны и зависит от логического состояния элемента, уровня сигнала и т. д. То же самое можно сказать о входном сопротивлении элементов. 242 14.6.5. Линии передачи сигналов Для обеспечения работоспособности цифровых устройств (ЦУ) большое внимание следует уделять линиям связи (межсоединениям элементов). Это важно при проектировании печатных плат и стано- вится особенно острой проблемой в БИС/СБИС, где преобладаю- щая часть площади кристалла, задержек сигналов и потребляемой мощности зачастую относится именно к системе межсоединений. Ряд рекомендаций для разработки ЦУ рассматривался ранее в п. 14.5 («качество земли», ограничения на параллельное размеще- ние сигнальных линий, фильтрация питания, согласование волно- вых сопротивлений в длинных линиях). Рассмотрим особенности основных вариантов технической реа- лизации межсодинений. На платах межсоединения выполняются одиночными проводни- ками над «земляной» плоскостью, двумя проводниками, витыми парами, микрополосковыми линиями, коаксиальными кабелями ма- лого диаметра и др. Схема соединения одиночным проводником (рис. 14.12) изобра- жена с учетом напряжения помехи, которая возникает между «зем- лями» двух элементов. В этом случае помеха передается на вход приемника сигнала. Uсигн 1 2 ВыхUсигн +Uпом Uпом Рис. 14.12. Простейшая схема передачи цифрового сигнала Помехоустойчивость передачи повышается, если элемент-прием- ник обладает гистерезисными свойствами, как, например, триггер Шмита (рис. 14.13). Благодаря гистерезисной характеристике при- емника для переключения в состояние логической «1» нужно по- дать на вход напряжение, значительно превышающее пороговое, а для переключения в «0» – значительно меньшее, чем пороговое. Это повышает уровень допустимых помех, причем тем больше, чем ши- ре петля гистерезиса. 243 Uсигн 1 ВыхUсигн +Uпом Uпом триггер Шмитта 2 Рис. 14.13. Схема передачи сигнала с гистерезисным приемником Значительное улучшение может дать передача парафазного сиг- нала по двум линиям (дифференциальная передача), показанная на рис. 14.14. Uсигн 1 Вых Uсигн+Uпом Uпом 2 + -Uсигн-Uпом ΔU = 2Uсигн Рис. 14.14. Схема передачи сигнала дифференциальным способом Приемником сигнала служит дифференциальный усилитель (или компаратор). На его верхнем входе действует напряжение Uсигн + Uпом, а на нижнем –Uсигн + Uпом. Дифференциальный приемник воспринимает разность напряже- ний между входами, которая равна 2Uсигн и не содержит напряжения помех. Перекрестные помехи в данном случае также значительно ослаб- ляются, поскольку появляются в обоих проводниках близкими по величине, так что их разность, ощущаемая приемником, мала. На рис. 14.15 приведена схема помехоустойчивой передачи сиг- нала дифференциальным способом по витой паре. По волновому сопротивлению витая пара согласуется резистором, выполненным в виде делителя из резисторов 180 и 390 Ом, эквивалентное сопро- тивление которого относительно выхода равно 120 Ом. 244 Uсигн 2 + - Вых 180 390 180 3905В Рис. 14.15. Схема помехоустойчивой передачи сигнала дифференциальным способом по витой паре Витая пара, часто применяемая в ЦУ, представляет собой упро- щенную конструкцию коаксиального кабеля, в которой один из про- водов можно рассматривать как некоторый аналог оплетки кабеля. На рис. 14.16 изображен буфер с третьим состоянием и регули- ровкой крутизны нарастания выходного сигнала. Введением/сня- тием третьего состояния управляет вход ОЕ (Output Enable), кру- тизной фронтов – сигнал CRC (Slew Rate Control). UвыхUвх ОЕ SRC Рис. 14.16. Буфер с регулируемой крутизной фронта Пологий фронт желателен, поскольку замедление изменений то- ков и напряжений снижает помехи из-за токовых импульсов в цепях питания, перекрестные помехи и др. В то же время в критичных для быстродействия устройства пу- тях замедленные переключения элементов нежелательны, и поэто- му в них устанавливают режимы крутых фронтов. Буферные каскады с регулировкой крутизны фронтов достаточно часто применяются в современных СБИС. В них встречаются и бо- лее изощренные способы регулировок скоростей изменения сигна- лов в буферных элементах по специально подобранным нелиней- ным законам. 245 Большие проблемы связаны с реализацией межсоединений в СБИС. Уменьшение размеров схемных элементов, одинаковое для размеров в плане и толщин, ведет к уменьшению поперечного сече- ния проводников по квадратичной зависимости, что увеличивает их погонное сопротивление. Резистивность и емкость связей ограничивают гипотезу их экви- валентности. Распространение потенциала вдоль проводника под- чиняется уравнению диффузии, чему соответствует падение скоро- сти распространения сигнала по мере удаления от источника и квад- ратичная зависимость задержки от длины проводника. Удлинение длины проводника приводит к учетверению задержки и т. д. Поэтому в длинных связях иногда через определенные расстоя- ния включают усилители – повторители сигналов. СПИСОК ЛИТЕРАТУРЫ 1. Новиков, Ю.В. Основы цифровой схемотехники / Ю.В. Новиков. – М.: Мир, 2001. – 379 с. 2. Хоровиц, П. Искусство схемотехники / П. Хоровиц, У. Хилл; пер. с англ. – 6-е изд., перераб. – М.: Мир, 2001. – 704 с. 3. Угрюмов, Е.П. Цифровая схемотехника: учебное пособие / Е.П. Угрюмов. – СПб.: BHV-Санкт-Петербург, 2004. – 782 с. 4. Мышляева, И.М. Цифровая схемотехника: учебник / И.М. Мыш- ляева. – М.: Академия, 2005. – 400 с. 5. Новиков, Ю.В. Основы микропроцессорной техники / Ю.В. Но- виков, П.К. Скоробогатов. – Интернет-университет информацион- ных технологий – ИНТУИТ.ру, 2006 6. Титце, У. Полупроводниковая схемотехника: справочное ру- ководство / У. Титце, К. Шенк; пер. с нем. – М.: Мир, 1982. – 512 с. 7. Гнатек, Ю.Р. Справочник по цифро-аналоговым и аналого- цифровым преобразователям / Ю.Р. Гнатек; пер. с англ.; под ред. Ю.А. Рюжина. – М.: Радио и связь, 1982. – 420 с.: ил. 8. Перельман, Б.Л. Отечественные микросхемы и зарубежные аналоги: справочник / Б.Л. Перельман, В.И. Шевелев. – М.: НТЦ «Микротех», 1998. – 376 с.: ил. Учебное издание ЗУЙКОВ Игорь Евгеньевич ВЛАДИМИРОВА Татьяна Леонидовна КОНДРАТЮК Николай Витальевич ЭЛЕКТРОНИКА. ЦИФРОВАЯ ЭЛЕКТРОНИКА Методическое пособие для студентов заочной формы обучения специальности 1-38 02 03 «Техническое обеспечение безопасности» Редактор Т.Н. Микулик Технический редактор Д.А. Исаев Компьютерная верстка Н.А. Школьниковой Подписано в печать 10.06.2011. Формат 60 841/16. Бумага офсетная. Отпечатано на ризографе. Гарнитура Таймс. Усл. печ. л. 15,04. Уч.-изд. л. 11,04. Тираж 100. Заказ 495. Издатель и полиграфическое исполнение: Белорусский национальный технический университет. ЛИ № 02330/0494349 от 16.03.2009. Проспект Независимости, 65. 220013, Минск.