Министерство образования Республики Беларусь БЕЛОРУССКИЙ НАЦИОНАЛЬНЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ Кафедра «Информационно-измерительная техника и технологии» ЭЛЕКТРОНИКА ЦИФРОВАЯ ЭЛЕКТРОНИКА Лабораторные работы (практикум) Минск БНТУ 2013 Министерство образования Республики Беларусь БЕЛОРУССКИЙ НАЦИОНАЛЬНЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ Кафедра «Информационно-измерительная техника и технологии» ЭЛЕКТРОНИКА ЦИФРОВАЯ ЭЛЕКТРОНИКА Лабораторные работы (практикум) для студентов специальностей 1-38 02 01 «Информационно-измерительная техника», 1-38 02 03 «Техническое обеспечение безопасности», 1-38 02 04 «Спортивная инженерия», 1-54 01 02 «Методы и приборы контроля качества и диагностики состояния объектов» Минск БНТУ 2013 УДК 621.38.037.372:378.14(075.8) ББК 32.85я7 Э 45 Составители: Т.Л. Владимирова, Г.Ф. Жердева, И.Е. Зуйков Рецензенты : А.Л. Жарин, С.П. Сернов Э 45 Электроника. Цифровая электроника: лабораторные работы (практикум) для студентов специальностей 1-38 02 01 «Информационно-измерительная техника», 1-38 02 03 «Техническое обеспечение безопасности», 1-38 02 04 «Спортивная инженерия», 1-54 01 02 «Методы и приборы контроля каче- ства и диагностики состояния объектов» / сост.: Т.Л. Владимирова, Г.Ф. Жердева, И.Е. Зуйков. – Минск: БНТУ, 2013. – 111 с. В лабораторном практикуме изложены краткие теоретические сведения, со- держание и методика проведения лабораторных работ по практическому изучению интегральных микросхем, разработки и расчета простейших схем на их основе. ISBN 978-985-525-684-8 © БНТУ, 2013 3 ОБЩИЕ ПОЛОЖЕНИЯ Лабораторная работа состоит из следующих этапов: 1. Подготовка к выполнению лабораторной работы. 2. Допуск студента к выполнению лабораторной работы. 3. Выполнение студентом лабораторной работы. 4. Зачет лабораторной работы преподавателем как выполненной. Подготовка к выполнению лабораторной работы Подготовка к выполнению лабораторной работы заключается в выполнении индивидуально задания к лабораторной работе, ва- риант котрого выдается студенту преподавателем на первом занятии и является единым для всех лабораторных работ. По выполнению индивидуального задания студент оформляет отчет. Оформленный отчет должен содержать: 1. Номер, название и цель лабораторной работы. 2. Пронумерованные развернутые ответы на контрольные вопросы. 3. Выполненное индивидуальное задание с указанием номера выполняемого варианта, исходных данных. Индивидуальное задание представляется в виде пронумерован- ных пунктов, названия которых отражают их содержание. Действия внутри пунктов должны сопровождаться краткими письменными пояснениями. Все условно-графические обозначения и таблицы истинности долж- ны иметь названия и выполняться только карандашом и линейкой. Все электрические схемы (функциональные, принципиальные) должны быть выполнены в соответствии с требованиями к их оформлению. Расчеты должны быть оформлены следующим образом: форму- ла, подстановка данных с размерностями, этапы вычислений, ответ с указанием размерности. Допуск студента к выполнению лабораторной работы Студент предоставляет преподавателю выполненное индивиду- альное задание на проверку в установленные преподавателем сроки до выполнения лабораторной работы. 4 Допуск студента к выполнению лабораторной работы осуществ- ляется по итогам проверки преподавателем выполненного студен- том индивидуально задания. Студент допускается к выполнению лабораторной работы, если индивидуальное задание к лабораторной работе выполнено правильно, о чем свидетельствует подпись пре- подавателя в конце индивидуального задания. Если индивидуальное задание выполнено неправильно, препода- ватель отмечает неправильно выполненные пункты с указанием ошибок и студент, не устранивший замечания до начала лаборатор- ной работы, к ее выполнению не допускается. Если индивидуальное задание выполнено неправильно или во- обще не выполнено, студент не освобождается от занятия. В тече- ние лабораторного занятия студент устраняет ошибки или выполня- ет индивидуальное задание. Если студент успевает в течение лабораторного занятия устранить допущенные при выполнении индивидуального задания ошибки, пре- подаватель допускает его к выполнению текущей лабораторной работы. Невыполненная лабораторная работа по причине нехватки вре- мени на исправление ошибок в индивидуальном задании считается пропущенной без уважительной причины. Ее отработку студент осуществляет в соответствии с установленными правилами. Выполнение студентом лабораторной работы Студент, допущенный к выполнению лабораторной работы, осуществляет ее выполнение в соответствии с порядком, изложен- ным в инструкции к лабораторной работе. После сборки схемы на макете студент должен получить разре- шение преподавателя на включение источника питания. Студент проверяет работу схемы с помощью светодиодов(а) в соответствии с заданными значениями входных сигналов, таблицей истинности или диаграммой работы. Если схема реализует требуемую функцию, студент предъявляет ее преподавателю на проверку. Если схема не реализует требуемую функцию, студент должен найти и устранить допущенные ошибки. Наиболее типичные ошибки:  неправильная сборка схемы; 5  недостаточно жесткое закрепление соединений: входной сиг- нал – вход ЛЭ, выход ЛЭ – вход ЛЭ, выход ЛЭ – светодиод;  нерабочее состояние некоторых элементов макета;  несоответствие поданных входных сигналов контролиру- емому по выходу значению;  несоблюдение последовательности подачи сигналов (для схем с управляющими сигналами);  осуществление подачи управляющих сигналов без учета типа входа (прямой или инверсный). Результаты макетирования заносятся в отчет. Зачет лабораторной работы преподавателем как выполненной Лабораторная работа считается выполненной, если преподава- телем зачтено индивидуальное задание к лабораторной работе и работа схемы проверена на лабораторном макете. Если в течение лабораторного занятия студент не предъявил преподавателю работающую схему, лабораторная работа считается невыполненной. Ее отработку студент осуществляет в соответствии с установленными правилами. Сокращения, принятые в тексте: ИМС – интегральная микросхема; ИС – интегральная схема; ЛЭ – логический элемент; УГО – условно-графическое обозначение. 6 Л а б о р а т о р н а я р а б о т а № 1 ИЗУЧЕНИЕ ОСНОВНЫХ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ И ЦИФРОВЫХ МИКРОСХЕМ Цель работы: изучение основных логических элементов; приобре- тение практических навыков при работе с цифровыми микросхемами. Теоретическая часть Логические элементы Логическими элементами (ЛЭ) называются функциональные устройства, с помощью которых реализуются элементарные логи- ческие функции. Логические элементы работают с двоичным кодированием ин- формации, которое характеризуется двумя уровнями напряжения двоичной переменной. Высокий уровень напряжения обозначают цифрой 1 или буквой H. Низкий уровень напряжения обозначают цифрой 0 или буквой L. В зависимости от уровня напряжения, при котором воспринима- ется или вырабатывается информация, различают прямые и инверс- ные входы и выходы логических элементов. Прямым считается такой вход (выход), на котором двоичная пе- ременная имеет значение 1, когда уровень напряжения на этом вхо- де (выходе) соответствует состоянию, принятому за 1. Если двоичная переменная на входе (выходе) имеет значение 1 при уровне напряжения на нем, соответствующем состоянию, при- нятому за 0, такой вход (выход) называется инверсным. Каждый ЛЭ преобразует последовательность входных сигналов в последовательность выходных сигналов или сигнал. Способ пре- образования чаще всего описывается:  логическим выражением;  в виде таблицы истинности, которая отображает значение вы- ходного сигнала, соответствующее конкретному набору значений входных сигналов;  в виде временных диаграмм (зависимость во времени значений выходного сигнала от значений входных сигналов). 7 Простейшие логические элементы Логический элемент НЕ. Реализует функцию логического от- рицания (инверсии): .XF  На рисунке 1.1 представлено условно-графическое обозначение (а), таблица истинности (б) и диаграмма работы (в) ЛЭ НЕ. 1 Х1 Х1 F 0 1 1 0 U tF tХ1 а б в Рисунок 1.1 – Логический элемент НЕ Логический элемент И. Реализует операцию логического умножения (конъюнкции): F=X1*X2 или Х^X2. На выходе ЛЭ И (рисунок 1.2) сигнал 1 появится только тогда, когда на всех его входах присутствуют сигналы 1. & Х2 Х1 F Х1 Х2 F 0 0 0 0 1 0 1 0 0 1 1 1 U t Х1 Х2 F t t а б в Рисунок 1.2 – Логический элемент И: а – УГО; б – таблица истинности; в – диаграмма работы Логический элемент ИЛИ. Реализует операцию логического сложения (дизъюнкции): 8 F = Х1+Х2 или F = Х1 Х2 На выходе ЛЭ ИЛИ (рисунок 1.3) сигнал 1 появится тогда, когда хотя бы на одном из его входов присутствует сигнал 1. 1 Х2 Х1 F Х1 Х2 F 0 0 0 0 1 1 1 0 1 1 1 1 U tF Х1 Х2 t t а б в Рисунок 1.3 – Логический элемент И: а – УГО; б – таблица истинности; в – диаграмма работы Логические элементы И, ИЛИ, НЕ предназначены для выполне- ния трех основных операций (конъюнкция, дизъюнкция, инверсия) цифровой логики над дискретными сигналами. Иначе эти элементы называют основными. Логический элемент И-НЕ. Является комбинацией ЛЭ И и НЕ. F=X1*X2 . На выходе ЛЭ И-НЕ (рисунок 1.4) сигнал уровня 0 будет в том случае, когда на всех его входах присутствует сигнал уровня 1. & Х2 Х1 F Х1 Х2 F 0 0 1 0 1 1 1 0 1 1 1 0 U tF Х1 Х2 t t а б в Рисунок 1.4 – Логический элемент И-НЕ: а – УГО; б – таблица истинности; в – диаграмма работы Логический элемент ИЛИ-НЕ. Является комбинацией ЛЭ ИЛИ и НЕ. F=X1+X2 . 9 На выходе ЛЭ ИЛИ-НЕ (рисунок 1.5) сигнал уровня 1 будет только в том случае, когда на обоих его входах присутствует сигнал уровня 0. 1 Х1 Х2 F 0 0 1 0 1 0 1 0 0 1 1 0 U tF Х1 Х2 t t а б в Рисунок 1.5 – Логический элемент ИЛИ-НЕ: а – УГО; б – таблица истинности; в – диаграмма работы Цифровые интегральные микросхемы Интегральная микросхема – это микроэлектронное изделие, изготовленное методами интегральной технологии (чаще полупро- водниковой), заключенное в самостоятельный корпус и выполняю- щее определенную функцию преобразования дискретных (цифро- вых) сигналов. В зависимости от технологии изготовления инте- гральные микросхемы подразделяются на серии (семейства), различающиеся физическими параметрами базовых элементов и их функциональным назначением. Интегральная микросхема обязательно имеет следующие вы- воды (рисунок 1.6):  выводы питания: общий («земля») и Uп (напряжение питания). Данные выводы на схемах обычно не показываются;  выводы для входных сигналов («входы»), на которые поступа- ют внешние цифровые сигналы;  вывод или выводы для выходных сигналов («выходы»), на ко- торые выдаются цифровые сигналы из самой микросхемы. Каждый вывод имеет свой номер, например, «Uп» – 14, «Об- щий» – 7 и т. д. 10 Каждая микросхема преобразует тем или иным способом после- довательность входных сигналов в последовательность выходных сигналов или сигнал. ВыходыВходы Uп Общий Рисунок 1.6 – Внешний вид ИМС Основные характеристики и параметры логических элементов Конструктивно-технологическая реализация цифровых ИМС (биполярные ИС, ИС на основе МОП-транзисторов и т. д.) во мно- гом определяет их основные характеристики:  амплитудную передаточную характеристику: Uвых = F(Uвх);  входную характеристику: Iвх = F(Uвх);  выходную характеристику: Uвых = F(Iвых). Основные характеристики, в свою очередь, определяют техниче- ские параметры ЛЭ. Uвых = F(Uвх) определяет формирующие свойства ЛЭ, его поме- хоустойчивость, амплитуду и уровни стандартного сигнала. Iвх = F(Uвх) – зависимость входного тока ЛЭ от входного напря- жения – определяет нагрузочную способность ЛЭ и режим работы линий связи. Uвых = F(Iвых) – зависимость выходного напряжения ЛЭ от вы- ходного тока нагрузки. Эта характеристика в совокупности с вход- ной позволяет определить нагрузочную способность ЛЭ, режим его работы, способ согласования переходных процессов в линиях связи. Различают статические и динамические параметры ЛЭ. 11 Динамические параметры логических элементов Нагрузочная способность. Для управления ЛЭ требуются опре- деленные напряжения и токи. К выходу элемента можно подклю- чить только определенное количество входов. Различают два нагрузочных коэффициента:  входной нагрузочный коэффициент Fi;  коэффициент разветвления по выходу N. Входной нагрузочный коэффициент Fi = 1, если вход элемента потребляет номинальную мощность. Под коэффициентом разветвления по выходу понимают количе- ство нормальных входов других элементов, которое может быть подключено к его выходу. Нормальным для стандартных ЛЭ счита- ется коэффициент разветвления не менее 10. Помехоустойчивость – невосприимчивость ЛЭ к действию наложенных на входной сигнал отклонений (помех), величина ко- торых лежит в заданных пределах. Если отклонения наложены на нулевой входной сигнал, то это будет помеха нуля. Если же откло- нения наложены на единичный сигнал, то это будет помеха едини- цы. Быстродействие ЛЭ при переключении определяется электри- ческой схемой, технологией изготовления и характером нагрузки. Уровни отсчета напряжений для определения динамических па- раметров устанавливаются относительно выходных пороговых напряжений 1 и 0 (рисунок 1.7). Основными динамическими параметрами ЛЭ являются задержка распространения сигнала tзд р при переключении и длительность положительного (нарастающего) и отрицательного (спадающего) фронтов tф выходного сигнала. Задержки распространения сигнала при переходе выходного напряжения от 1 к 0 t10зд р и от 0 к 1 t01зд р определяются как интер- валы времени (между фронтами входного и выходного сигналов ЛЭ), измеренного по заданным уровням соответственно. Задержки распространения (t10зд р , t01зд р ) измеряются по уровню 0,5 между Uввых пор и Uнвых пор). 12 Uвх t Uвых t t01ф 0 0 U н вых пор t 01зд р t 10 зд р t10ф 0 ,1 U л U л m in 0 ,9 U л U в вых пор U в вх пор Uнвх пор Рисунок 1.7 – Входной и выходной сигналы инвертирующего элемента При расчете временной задержки последовательно включенных ЛЭ используется средняя задержка распространения сигнала ЛЭ: τзд р ср = (t10зд р + t01зд р)/2. Длительность фронта выходного сигнала при переходе напряже- ния из 1 в 0 (t10ф) соответствует отрицательному фронту. Длительность фронта выходного сигнала при переходе напряже- ния из 0 в 1 (t01ф) соответствует положительному фронту. Длительность положительных и отрицательных фронтов изме- ряются по уровням 0,1 и 0,9 (рисунок 1.7). Статические параметры логических элементов Статические параметры определяют условия формирования и значения напряжений высокого и низкого уровней на выходе ЛЭ, его нагрузочную способность, потребляемую мощность при заданных напряжениях питания, нагрузке и температуре окружающей среды. 13 К статическим параметрам ЛЭ относятся:  входные (U0вх, U1вх) и выходные (U0вых, U1вых) напряжения ло- гического 0 и логической 1;  входные (U0вх пор, U1вх пор) и выходные (U0вых пор, U1вых пор) поро- говые напряжения логического 0 и логической 1;  входные и выходные токи логического 0 и 1 (I0вх, I1вх, I0вых, I1вых);  токи потребления в состоянии логического 0 и 1 (I0пот, I1пот);  потребляемая мощность (Рпот). Входной ток ЛЭ задается для неблагоприятного режима работы в пределах допустимых температур окружающей среды и напряжения питания как для уровня 0 (I0вх), так и для уровня 1 (I1вх). Выходные токи (I0вых, I1вых) характеризуют нагрузочную способ- ность ЛЭ. Втекающие токи имеют положительный знак, вытекающие – от- рицательный. Помехоустойчивость определяется относительно этих токов. Поэтому увеличение коэффициента разветвления приводит к снижению помехоустойчивости. Мощность, потребляемая ЛЭ от источника питания, определяет- ся как n Рпот = ΣUi*Ii, i=1 где Ui – напряжение i-го источника питания; Ii – ток в соответствующей цепи питания. Если потребляемая мощность зависит от выходного напряжения 0 (Р0пот) или 1 (Р1пот), то в качестве основного параметра используют среднюю потребляемую мощность Рпот = (Р0пот + Р1пот)/2. Для ЛЭ, потребляющих значительную мощность при переклю- чении, средняя потребляемая мощность в технической документа- ции задается в виде зависимости Рпот ср = f(Fимп), где Fимп – частота следования импульсов. 14 Семейства ИС Логические элементы, выполненные на основе одной конструк- тивно-технологической реализации, образуют семейство схем. Ши- роко распространены семейства микросхем ТТЛ, ТТЛШ, …, КМОП-логики. ТТЛ сокращенно означает транзисторно-транзисторная логика. Элементы этих схем построены на основе биполярных транзи- сторов. В схемах семейства КМОП применяются комплементарные МОП-транзисторы с каналами n- и p-типа. Семейство ТТЛ-схем Логические элементы схем этого семейства строятся на основе многоэмиттерных биполярных транзисторов (рисунок 1.8). Uп R1 R2 T2 Iб А В С T1 Z=A B C Z=A B C &A B C а б Рисунок 1.8 – Простой ТТЛ-элемент 3И-НЕ: а – принципиальная схема; б – УГО Если на входах А, В и С действует высокое напряжение, то тран- зистор Т1 работает в инверсном режиме (переход база-коллектор смещен в прямом направлении). Транзистор Т2 открыт, и на выходе Z будет низкое напряжение примерно 0,2 В. Если на одном из входов транзистора Т1 действует низкое напряжение, то транзистор Т1 работает нормально в режиме насы- щения. Напряжение на его коллекторе падает примерно на 0,2 В. Транзистор Т2 закрывается. На выходе Z будет высокое напряже- ние. 15 Если один из входов многоэмиттерного транзистора Т1 «висит в воздухе», то он приравнивается к входу с высоким уровнем напря- жения, т. к. такой вход не способен понизить напряжение в точке X схемы на рисунке 1.5 до 0,2 В. ТТЛ-элементы выпускаются в виде интегральных микросхем. Например, микросхема SN7400 (отечественный аналог ЛА3 серии К155) содержит четыре элемента 2И-НЕ (рисунок 1.9). Рисунок 1.9 – Схема подключения интегральной микросхемы SN7400 В основном ТТЛ-элементы выпускаются в DIP-корпусах (рису- нок 1.10). Рисунок 1.10 – Корпус DIP с двухсторонним расположением выводов В семейство ТТЛ-схем входят несколько серий ИМС. Все они имеют напряжение питания ± 5 В и совместимы друг с другом. 16 Стандартная ТТЛ-серия К155 (7400) была первым промышлен- ным стандартом. В ТТЛШ-серии К531 (74S00) применение диодов и транзисторов Шоттки позволило сократить времена переключения схем. Маломощная ТТЛШ-серия К555 (74LS00) обладает более низкой потребляемой мощностью (таблица 1.1). В семействе ТТЛ-схем имеются все типы элементов, реализую- щих основные логические функции:  НЕ (элементы ЛН);  mИ (элементы ЛИ);  mИ-НЕ (элементы ЛА);  mИЛИ (элементы ЛЛ);  mИЛИ-НЕ (элементы ЛЕ);  mИ/mИЛИ-НЕ (элементы ЛР). Таблица 1.1 – Электрические характеристики ИМС ТТЛШ-серии К555 (74LS00) Характеристика Значение Напряжение питания Uпит = ± 5В Входное напряжение U0макс = 0,8В; U1мин = 2,0В Выходное напряжение U0макс = 0,4В; U1мин = 2,7В Пороговое напряжение Uпор = 1,3В Входной ток (уровень L) I0макс = – 0,4мА (ток вытекает) Выходной ток (уровень H) I1макс= – 0,4мА (ток вытекает) Входной ток (уровень H) I1макс = 0,02мА (ток втекает) Выходной ток (уровень L) I0макс = 8мА (ток втекает) Коэффициент разветвления по выходу 20 Задержка распространения сигнала tзад ≤ 9нс Время нарастания t0,1 ≤10нс Время спада t1,0 ≤ 6нс Потребляемая мощность на один элемент Pпот ≤ 2мВт Логические элементы на КМОП-транзисторах Сокращение КМОП означает «комплементарные МОП-тран- зисторы». Также иногда используется сокращение COSMOS, кото- рое обозначает «комплементарная симметричная МОП-структура». 17 Симметричность КМОП-схем особенно хорошо видна в схеме эле- мента НЕ (рисунок 1.11). Если на входе А действует высокий уровень (1), то транзистор Т2 открыт, транзистор Т1 закрыт, и на выходе элемента Z имеется низ- кий уровень (0). Если на входе А действует низкий уровень (0) , то транзистор Т2 закрыт, транзистор Т1 открыт, и на выходе элемента Z имеется вы- сокий уровень (1). В КМОП-элементе один из транзисторов всегда закрыт, и такой элемент практически не потребляет ток. Только во время переклю- чения от источника питания потребляется небольшой ток, т. к оба транзистора одновременно, но ненадолго открыты. Один из транзи- сторов переходит из открытого состояния в закрытое, а другой, наоборот, из закрытого переходит в открытое состояние. На рисунке 1.12 приведена схема КМОП И-НЕ элемента. Если на обоих входах действуют высокий уровень (1), то транзисторы Т1 и Т2 закрыты, транзисторы Т3 и Т4 открыты, и на выходе элемента Z имеется низкий уровень (0). Если на один вход подан высокий уровень (1), а на другой – низ- кий уровень (0), то один из верхних транзисторов Т1 или Т2 откры- вается, а один из нижних транзисторов Т3 или Т4 закрывается. Через открытые транзисторы к выходу будет прикладываться высокий уровень (1). Рисунок 1.11 – Схема КМОП НЕ элемента Рисунок – 1.12 Схема КМОП И-НЕ элемента 18 Характеристики ИМС КМОП приведены в таблице 1.2 Таблица 1.2 – Электрические характеристики ИМС КМОП-серии 74HC00 Характеристика Значение Напряжение питания Uпит = ± 4,5 В Входное напряжение U0макс = 0,9В, U1мин = 3,2 В Выходное напряжение U0макс = 0,1 В, U1мин = 4,9 В Входной ток <0,0003 мА Выходной ток (уровень L) I0макс = 20 мА Коэффициент разветвления по выходу 50 Задержка распространения сигнала tзад = 8 нс Время нарастания t0,1 = 6 нс Время спада t1,0 = 8 нс В семейство КМОП-схем входит несколько серий ИС. КМОП-серия CD4011B является промышленным стандартом. Быстродействующая КМОП-серия 74HC00 по разъемам и функ- ционально совместима с аналогичной ТТЛ-серией. Подготовка к выполнению работы Контрольные вопросы 1. Какие функциональные устройства называются логическими элементами? 2. Как обозначают высокий и низкий уровни напряжений? 3. Какой вход (выход) ЛЭ считается прямым и какой вход (вы- ход) ЛЭ считается инверсным? 4. Как можно описать способ преобразования входных сигналов в выходной? 5. Нарисуйте таблицу истинности, УГО, приведите логическое выражение ЛЭ И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ. 6. Нарисуйте внешний вид ИС. Какие выводы имеет интеграль- ная схема? 7. Какая характеристика(и) определяет(ют) нагрузочную способ- ность ЛЭ? 8. Какая характеристика(и) определяет(ют) помехоустойчивость ЛЭ? 19 9. Назовите динамические параметры ЛЭ. 10. Назовите статические параметры ЛЭ. 11. Что определяют параметры t1,0 зд р, t0,1 зд р? Как определяется средняя задержка распространения сигнала ЛЭ (t зд р ср)? 12. Что определяют параметры U0вх, U1вх? 13. Что определяют параметры U0вых, U1вых? 14. Что определяют параметры I0вх, I1вх, I0вых, I1вых? 15. Что определяют параметры I0пот, I1пот? 16. Что такое потребляемая мощность? Как она определяется? Индивидуальные задания В соответствии с вариантом, заданным преподавателем (таблица 2.1) пользуясь справочной литературой, выполните следующие задания: 1. Определить семейство, к которому принадлежит ИМС. 2. Нарисовать УГО ИМС с указанием нумерации входов/выходов; определить и записать, сколько ЛЭ содержит корпус ИМС. 3. Составить таблицу истинности; привести логическое выраже- ние, описывающее работу ЛЭ заданной ИМС. 4. Определить статические параметры ЛЭ заданной ИМС. 5. Определить динамические параметры ЛЭ заданной ИМС. Таблица 2.1 – Перечень ИМС для выполнения индивидуального задания № варианта ИМС № варианта ИМС В-01 К155ЛА3 В-16 561ЛЕ6 В-02 К155ЛЕ1 В-17 561ЛА7 В-03 К155ЛА9 В-18 561ЛА8 В-04 К155ЛН1 В-19 561ЛА9 В-05 К155ЛН2 В-20 561ЛЕ10 В-06 К155ЛИ1 В-21 К155ЛЕ3 В-07 К155ЛИ2 В-22 К155ЛА17 В-08 К155ЛА4 В-23 561ЛЕ2 В-09 К555ЛИ3 В-24 К155ЛИ5 В-10 К155ЛА10 В-25 К561ЛА7 В-11 К155ЛА19 В-26 К561ЛЕ5 В-12 К155ЛИ6 В-27 К176ЛИ1 В-13 К155ЛА2 В-28 К561ЛП13 В-14 К155ЛЛ1 В-29 К176ЛС1 В-15 К561ЛЕ5 В-30 К561ЛП4 20 Порядок выполнения работы 1. Представить отчет о выполнении индивидуального задания преподавателю. 2. Получить у преподавателя ИМС. 3. Пользуясь справочной литературой, определить и записать:  к какому семейству ИМС относится данная ИМС;  сколько ЛЭ содержит данная ИМС;  какую логическую функцию реализуют ЛЭ данной ИМС. 4. Нарисовать таблицу истинности, УГО, привести логическое выражение для ЛЭ ИМС. 5. Определить и записать статические и динамические парамет- ры ЛЭ данной микросхемы, рассчитать мощность, потребляемую данной ИМС для случая, когда задействованы все ЛЭ ИМС. 6. Представить отчет о выполнении задания преподавателю. 7. Получить макет и осуществить проверку работоспособности ЛЭ, указанного преподавателем в соответствии с его таблицей истинности. Порядок выполнения работы на лабораторном макете ВНИМАНИЕ: включать источник питания можно только после сборки схемы и получения разрешения преподавателя. 1. Ознакомиться с лабораторным макетом. 2. Присоединить макет к источнику питания ± 5 В. 3. Подводку сигналов (уровень логического 0 или 1) ко входам ЛЭ осуществить от соответствующих клемм макета (U1, U0). 4. Выход ЛЭ присоединить к светодиоду. 5. Пользуясь таблицей истинности ЛЭ, менять комбинацию входных сигналов и контролировать значение выходного сигнала ЛЭ при помощи светодиода. 6. Сделать вывод, является ли данный ЛЭ исправным. 7. Нарисовать диаграмму работы ЛЭ. 21 Л а б о р а т о р н а я р а б о т а № 2 ИЗУЧЕНИЕ ПРИНЦИПОВ СИНТЕЗА И АНАЛИЗА ПРОСТЕЙШИХ ЛОГИЧЕСКИХ СХЕМ Цель работы: приобретение практических навыков синтеза цифровой схемы; проверки работоспособности синтезированной схемы; описания работы цифровой схемы с помощью диаграммы; реализации цифровой схемы на заданном наборе ЛЭ. Теоретическая часть В большинстве случаев цифровая схема содержит большое ко- личество последовательно соединенных ЛЭ, которые реализуют требуемую логическую функцию. Процедуру определения логических операций, которые произво- дит каждый ЛЭ в схеме в отдельности и какую функцию выполняет структура элементов схемы в целом, называют анализом схемы. Для описания любой цифровой схемы могут быть составлены таблица истинности, логическая функция или диаграмма работы. Таблица истинности цифровой схемы В качестве примера составим таблицу истинности для цифровой схемы с двумя входами (рисунок 2.1). А В 1 & 1A Р F Рисунок 2.1 – Цифровая схема с двумя входами Цифровая схема с двумя входами (А, В) имеет 4 варианта ком- бинаций входных сигналов: 00, 01, 10 и 11 (22 = 4), которые опреде- ляют значение выходного сигнала F. 22 Первый элемент схемы является элементом НЕ. На выходе этого элемента будет инвертированное значение входного сигнала А. Второй элемент схемы является элементом 2И. Обозначим вы- ход этого элемента как Р. На выходе Р элемента 2И будет логическое произведение сигна- лов А и В. Третий элемент схемы является элементом НЕ. На выходе этого элемента будет инвертированное значение сигнала Р. В зависимости от комбинаций входных сигналов на выходах элементов получим значения, которые заносим в таблицу истинно- сти цифровой схемы. Таблица 2.1 – Таблица истинности узлов цифровой схемы с двумя входами № Входные сигналы Промежуточные узлы F А В А Р 1 0 0 1 0 1 2 0 1 1 1 0 3 1 0 0 0 1 4 1 1 0 0 1 Цифровая схема с тремя входами (А, В и С) имеет 8 различных комбинаций входных сигналов: 000, 001, 010, 011, 100, 101, 110 и 111 (23 = 8). Цифровая схема с четырьмя входами (А, В, С и D) имеет 16 раз- личных комбинаций входных сигналов: 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, 1000, 1001, 1010, 1011, 1100, 1101, 1110, 1111 (24 = 16). Синтез схемы по заданному логическому выражению На практике часто требуется синтезировать схему по заданному логическому выражению. Синтезируем цифровую схему, работа которой описывается ло- гическим выражением F = A+B+C +(A+C) . 23 Определим количество входных сигналов. Из логического выражения видно, что входными сигналами яв- ляются сигналы А, В и С, т. е. схема будет иметь три входа. Схемотехническая реализация логического выражения пошагово показана в таблице 2.2. Таблица 2.2 – Пошаговое изменение логического выражения Шаг Действие ЛЭ 1 Получение инверсии входного сигнала В НЕ 2 Получение инверсии входного сигнала С НЕ 3 Получение логической суммы сигналов ÑÂÀ  ИЛИ на 3 входа 4 Получение логической суммы сигналов ÑÀ ИЛИ на 2 входа 5 Получение инверсии логической суммы сигнала ÑÂÀ  НЕ 6 Получение логической суммы сигналов A+B+C + (A+C) ИЛИ на 2 входа Цифровая схема, реализующая заданное логическое выражение, представлена на рисунке 2.2. В С 1 В F = 1 С А 1 A+C 1 1 A+B+C A+B+C1 A+B+C + (A+C) Рисунок 2.2 – Цифровая схема, реализующая логическое выражение )ÑÀ(ÑÂÀ  Для схемотехнической реализации логической суммы сигналов на шаге 3 можно использовать два ЛЭ ИЛИ с двумя входами вместо одного ЛЭ с тремя входами. Такое использование более экономич- но, т. к. используется полностью корпус ИС с двухвходовыми ЛЭ ИЛИ (4 ЛЭ в корпусе) и не требуется корпус ИС с ЛЭ на три входа (3 ЛЭ в корпусе), в котором 2 ЛЭ останутся неиспользованными. 24 Цифровая схема, реализующая такое схемотехническое решение, представлена на рисунке 2.3. В С 1 В F = 1 С А 1 1 A+C 1 1 A+B A+B+C A+B+C1 A+B+C + (A+C) Рисунок 2.3 – Цифровая схема, не содержащая ЛЭ 3ИЛИ Реализация цифровых схем на базовых логических элементах В цифровой электронике имеется набор ЛЭ, реализующих функ- ции, с помощью которых могут быть получены все остальные функции булевой алгебры (конъюнкция, дизъюнкция, инверсия). К таким элементам относятся элементы И-НЕ и ИЛИ-НЕ, имеющие по 2 входа. Эти элементы называются базовыми. Базовый ЛЭ И-НЕ является комбинацией ЛЭ И и НЕ. F=X1*X2 . На выходе базового ЛЭ И-НЕ (рисунок 2.4) сигнал уровня 0 бу- дет в том случае, когда на всех его входах присутствует сигнал уровня 1. & Х2 Х1 F Х1 Х2 F 0 0 1 0 1 1 1 0 1 1 1 0 U tF Х1 Х2 t t а б в Рисунок 2.4 – Логический элемент И-НЕ: а – УГО; б – таблица истинности; в – диаграмма работы 25 Базовый ЛЭ ИЛИ-НЕ является комбинацией ЛЭ ИЛИ и НЕ. F=X1+X2 . На выходе базового ЛЭ ИЛИ-НЕ (рисунок 2.5) сигнал уровня 1 будет только в том случае, когда на обоих его входах присутствует сигнал уровня 0. 1 Х2 Х1 F Х1 Х2 F 0 0 1 0 1 0 1 0 0 1 1 0 U tF Х1 Х2 t t а б в Рисунок 2.5 – Логический элемент ИЛИ-НЕ: а – УГО; б – таблица истинности; в – диаграмма работы Схемотехнически любая цифровая схема может быть выполнена только на базовом ЛЭ И-НЕ или только на базовом ЛЭ ИЛИ-НЕ. Для приведения логического выражения к базовому ЛЭ И-НЕ или базовому ЛЭ ИЛИ-НЕ используются первая и вторая теоремы Де-Моргана, правило двойного отрицания и правило повторения. Первая теорема Де-Моргана: X1 + X2 = X1 * X2 Вторая теорема Де-Моргана: X1 * X2 = X1 + X2 Правило двойного отрицания: X1 * X2 = X1 * X2 X1 + X2 = X1 + X2 Правило повторения: Х * Х = Х Х + Х = Х Преобразование функции ИЛИ к базовому ЛЭ И-НЕ осуществ- ляется с помощью теоремы Де-Моргана (рисунок 2.6, а). 26 Преобразование функции ИЛИ к базовому ЛЭ ИЛИ-НЕ осу- ществляется согласно правилу двойного отрицания (рисунок 2.6, б). X1 + X2 = X1*X2 = X1*X1 * X2*X2 X1 + X2 = X1 + X2 & & & X1 X2 F F X1 X2 1 1 а б Рисунок 2.6 – Преобразования функции ИЛИ к базовому ЛЭ И-НЕ (а) и базовому ЛЭ ИЛИ-НЕ (б) Преобразования функции И к базовым ЛЭ ИЛИ-НЕ и И-НЕ представлены на рисунке 2.7. X1*X2 = X1+X2 =X1+X1 + X2+X2 X1 * X2 = X1 * X2 X1 X2 F 1 1 1 F X1 X2 & & а б Рисунок 2.7 – Преобразования функции И к базовому ЛЭ ИЛИ-НЕ (а) и базовому ЛЭ И-НЕ (б) Преобразования функции НЕ (инверсия) к базовому ЛЭ И-НЕ и базовому ЛЭ ИЛИ-НЕ представлены на рисунке 2.8. 27 F = X*X = X F = X+X = X &X F 1X F а б Рисунок 2.8 – Преобразования функции НЕ к базовому элементу И-НЕ (а) и базовому элементу ИЛИ-НЕ (б) Функция НЕ реализуется на базовом ЛЭ И-НЕ или базовом ЛЭ ИЛИ-НЕ объединением их входов соответственно с использовани- ем правила повторения. Реализация цифровой схемы на базовом логическом элементе И-НЕ В качестве примера синтезируем на базовом ЛЭ И-НЕ цифро- вую схему, работа которой описывается логическим выражением, рассмотренным ранее: F = A+B+C +(A+C) . Преобразования будем выполнять в последовательности, изло- женной в таблице 2.3. Таблица 2.3. Последовательность преобразования выражения к базовому ЛЭ И-НЕ Шаг Действие Примечание F = A+B+C +(A+C) Исходное логическое выражение 1 A*B + C + (A*C) A*B * C + (A*C) A*B * C * (A*C) Последовательно заменим знаки «+» на знаки «*». Используется теорема Де-Моргана 28 Окончание таблицы 2.3 Шаг Действие Примечание 2 A*B * C * (A*C) Избавимся от двойного отрицания входных сигналов В и С. Использу- ется правило двойного отрицания 3 A*B * C * (A*C) Избавимся от тройного отрицания. Используется правило двойного отрицания 4 A*A*B * C * (A*A*C) Реализуем инверсию входных сиг- налов. Используется правило повто- рения Полученная цифровая схема на ЛЭ И-НЕ представлена на ри- сунке 2.9. A B C & A & A*B & & & & A*B*C & F = A*B A*C A*C A*B*C *A*C Рисунок 2.9 – Цифровая схема на базовом ЛЭ И-НЕ Реализация цифровой схемы на базовых логических элементах ИЛИ-НЕ Синтезируем на базовом ЛЭ ИЛИ-НЕ цифровую схему, работа которой описывается тем же логическим выражением F = A+B+C +(A+C) . Таблица 2.4 – Последовательность преобразования выражения к базовому ЛЭ ИЛИ-НЕ Шаг Действие Примечание F = A+B+C +(A+C) Исходное логическое выражение 29 Окончание таблицы 2.4 Шаг Действие Примечание 1 A+B + C + (A+C) Приведем ЛЭ ИЛИ-НЕ на три входа к базовому ЛЭ ИЛИ-НЕ. Используется правило двойного отрицания 2 A+B + C + (A+C) Заменим ЛЭ ИЛИ, базовым ЛЭ ИЛИ-НЕ. Используется правило двойного отрицания 3 A+B + C + (A+C) Заменим ЛЭ ИЛИ базовым ЛЭ ИЛИ-НЕ. Используется правило двойного отрицания 4 A+B+B + C +C + (A+C+C) Реализуем инверсию входных сигналов В и С. Используется правило повторения Особенности проектирования цифровых схем При разработке цифрового прибора используются модели пред- ставления цифровых схем: логическая; с временными задержками; с учетом электрических эффектов (или электрическая). Логическая модель применима для всех цифровых схем, в кото- рых быстродействие не принципиально. Модель с временными задержками учитывает задержки сраба- тывания ЛЭ. Ее применение необходимо для схемотехнической разработки всех быстродействующих устройств и для проверки случая одновременного изменения нескольких входных сигналов. Электрическая модель учитывает входные и выходные токи, входные и выходные сопротивления и емкости элементов. Эту мо- дель надо применять при объединении нескольких входов и выхо- дов, при передаче сигналов на большие расстояния и т. д. На рисунке 2.10 на примере простейшего ЛЭ НЕ (инвертора) по- казаны три модели представления этого цифрового «прибора». Из рисунка видно, что в логической модели (считается, что ЛЭ срабатывает мгновенно) любое изменение уровня входного сигнала 30 сразу же, без всякой задержки приводит к изменению уровня вы- ходного сигнала. 1ВХОД ВЫХОД ЛЭ НЕ ВХОД ВЫХОД Логическая модель ВХОД ВЫХОД Модель с временными задержками ВХОД ВЫХОД Электрическая модель Рисунок 2.10 – Три модели представления цифрового устройства В модели с временными задержками выходной сигнал изменяет- ся с некоторой задержкой относительно входного. В электрической модели не только выходной сигнал задержива- ется по сравнению с входным, но и его изменение происходит не мгновенно – процесс смены уровней сигнала (фронт сигнала) имеет некоторую конечную длительность. В начале проектирования используется логическая модель, а за- тем для некоторых узлов применяется модель с временными за- держками или (реже) и электрическая модель. При этом логическая модель не требует вообще никаких цифро- вых расчетов, для нее достаточно только знание таблиц истинности или алгоритмов функционирования микросхем. Модель с временными задержками предполагает расчет времен- ных задержек элементов на пути прохождения сигналов. В резуль- 31 тате этого расчета может выясниться, что требуется внесение изме- нений в схему. Рассмотрим простейшую схему, состоящую из одинаковых ЛЭ, изображенную на рисунке 2.11. A B C & ЛЭ1 & & & & & & F ЛЭ2 ЛЭ3 ЛЭ4 ЛЭ5 ЛЭ6 ЛЭ7 1 2 Рисунок 2.11 – Простейшая схема, состоящая из одинаковых ЛЭ Схема включает в себя одинаковые ЛЭ. Это означает, что они будут иметь одинаковые задержки распространения (t10зд р , t01зд р ). При расчете временной задержки последовательно включенных ЛЭ используется средняя задержка распространения сигнала ЛЭ: τзд р ср = (t10зд р + t01зд р)/2. Пусть, простейшая схема реализована на ЛЭ К155ЛА8 (ТТЛ). Пользуясь справочной литературой определим t10зд р ( не более 18 нс) и t01зд р (не более 60 нс). Тогда средняя задержка распространения сигнала одного ЛЭ τзд р срЛЭ = (t10зд р + t01зд р)/2 = (18+60) /2 = 39 нс. Рассмотрим цепочки последовательно включенных ЛЭ в схеме. На вход 1 ЛЭ7 поступает сигнал, который формируется по- следовательно включенными ЛЭ1, ЛЭ2, ЛЭ4, ЛЭ6. На вход 2 ЛЭ7 поступает сигнал, который формируется по- следовательно включенными ЛЭ3, ЛЭ5. Следовательно основную задержку в схему вносит цепочка последовательно включенных элементов ко входу 1 ЛЭ7. 32 τзд р ср общ. = τзд р срЛЭ1+ τзд р срЛЭ2+ τзд р срЛЭ4+ τзд р срЛЭ6+ τзд р срЛЭ7 = = 5* τзд р срЛЭ = 5*39нс = 195 нс. Для схемы изображенной на рисунке 2.12 основную задержку в схему будет вносить цепочка следующих ЛЭ: ЛЭ1 (НЕ), ЛЭ4 (ЛЭ И на 3 входа), ЛЭ5 (ЛЭ НЕ), ЛЭ6 (ЛЭ ИЛИ на 2 входа). В С 1 F 1 А 11 1 1 ЛЭ1 ЛЭ2 ЛЭ3 ЛЭ4 ЛЭ5 ЛЭ6 Рисунок 2.12 – Простейшая схема, состоящая из разных ЛЭ τзд р ср общ = τзд р срЛЭ1+ τзд р срЛЭ4+ τзд р срЛЭ5+ τзд р срЛЭ6 или τзд р ср общ = 2*τзд р срЛЭ1+ τзд р срЛЭ4 + τзд р срЛЭ6. Расчеты по электрической модели могут быть различными, в том числе и довольно сложными, но в большинстве случаев они сводятся всего к суммированию входных и выходных токов ЛЭ. Входной ток ЛЭ задается для неблагоприятного режима работы в пределах допустимых температур окружающей среды и напряжения питания как для уровня 0 (I0вх), так и для уровня 1 (I1вх). Выходные токи (I0вых, I1вых) характеризуют нагрузочную способ- ность ЛЭ. Втекающие токи имеют положительные знаки, вытекающие – отрицательные. Рассчитаем схему, представленную на рисунке 2.13 используя электрическую модель. 33 В (1) С (1) 1 F 1 А (1) 11 1 1 ЛЭ1 ЛЭ2 ЛЭ3 ЛЭ4 ЛЭ5 ЛЭ7 I1вых I0вых ЛЭ2 I0вх ЛЭ6 I0вх ЛЭ3 I1вх ЛЭ7 & ЛЭ6I0вх ЛЭ4 Рисунок 2.13 – Простейшая схема, состоящая из разных ЛЭ I0вы ЛЭ2 = I0вх ЛЭ3 + I0вхЛЭ4. + I0вхЛЭ6; I1вы ЛЭ3 = I1вх ЛЭ7. В результате этих расчетов может выясниться, что требуется применение микросхем с более мощными выходами или включение дополнительных элементов. Общие требования к оформлению схем Все электрические схемы (Э3), выполняемые в рамках лабора- торной работы, должны изображаться согласно требованиям ЕСКД: ГОСТ 2.702–75, 2.743–82, 2.708–81, 2.701–84 и т.д. Схемы электри- ческие принципиальные являются основным чертежом лаборатор- ных работ. Принципиальная схема определяет полный состав элементов и связей между ними. Все интегральные микросхемы и электронные компоненты на ней изображаются в виде их условно-графического обозначения (УГО), рисунок 2.14, а. Обязательно указывается нумерация выводов интегральной мик- росхемы. Выводы «Питание» и «Общий» могут не изображаться. 34 1 & 2 3 & 1 см 0, 5 см 0, 5 см min 0, 5 см а б Рисунок 2.14 – Условно-графическое обозначение (а) размеры ЛЭ (б) Корпуса ИС на чертежах должны иметь позиционное обозначе- ние, как показано на рисунке 2.15. Рекомендуется использовать следующее позиционное обозначение: DDN (N – номер корпуса). Позиционное обозначение выполняется сверху вниз, слева направо. & 1 2 3 DD1.1 & 1 2 3 DD2.1 1 1 2 3 1 4 5 6 1 9 10 8 1 12 13 11 DD3 S0 S 1 S 2 S 3 min 1 см min 0,5 см min 0,5 cм S 0 S 1 S 2 S 3 Рисунок 2.15 – Позиционное обозначение корпусов ИС Для наглядного изображения схемы на чертеже корпус инте- гральной микросхемы может изображаться по отдельным элемен- там. В этом случае при позиционном обозначении указывается так- же номер элемента в корпусе, например, DD2.1 (2-й корпус, 1-й элемент) как показано на рисунке 2.15. При возможности линии связи объединяются в шины как пока- зано на рисунок 2.16. Линия связи, которая входит в шину, должна 35 иметь уникальный в пределах шины числовой номер или уникаль- ное буквенно-цифровое обозначение. Отводы линий от шины реко- мендуется выполнять под прямым углом. Шину на чертеже реко- мендуется выполнять толщиной 2–3 мм. Толщина линий связи – не более 1 мм. Обозначение сигнала, входящего (выходящего) в (из) шины рекомендуется производить у самой шину(ы). Обозначение сигналов, входящих в шину, должно однозначно соответствовать сигналам, выходящим из шины. Расстояние между линиями сигна- лов – не менее 0,5 см. На рисунке 2.17 показаны рекомендуемые размеры при изобра- жении ЛЭ, линий связи и шин на принципиальной схеме. Все от- ветвления от линий связи на чертеже изображаются точками. D0 D1 D2 D3 D0 D1 2 D3D & 1 2 3 DD1.1 & 1 2 3 DD2.1 1 1 2 3 1 4 5 6 1 9 10 8 1 12 13 11 DD3 S0 S1 S2 S3 min 1 см min 0,5 см min 0,5 см S0 S1 S2 S3 Рисунок 2.16 – Пример изображения шины Рисунок 2.17 – Рекомендуемые размеры при изображении принципиальной схемы Подготовка к выполнению работы Контрольные вопросы 1. Как можно описать способ преобразования входных сигналов в выходной? 2. Нарисуйте УГО базового ЛЭ И-НЕ, напишите его таблицу ис- тинности и логическое выражение, которым описывается его работа. 36 3. Нарисуйте УГО базового ЛЭ ИЛИ-НЕ, напишите его таблицу ис- тинности и логическое выражение, которым описывается его работа. 4. Напишите теорему Де-Моргана. 5. Напишите правила повторения и отрицания. 6. Нарисуйте схемы ЛЭ ИЛИ на базовых ЛЭ И-НЕ и ИЛИ-НЕ. 7. Нарисуйте схемы ЛЭ И на базовых ЛЭ И-НЕ и ИЛИ-НЕ. 8. Какие модели представления цифровых схем используются при разработке цифрового прибора? Индивидуальное задание Выполняется на ИС ТТЛ-логики в соответствии с вариантами индивидуального задания, приведенным в таблице 2.5. 1. Составить таблицу истинности для функции F. 2. Дорисовать временную диаграмму значения функции F. 3. Нарисовать логическую схему, реализующую заданную функ- цию F, используя ЛЭ И; ИЛИ; НЕ. 4. Привести функцию F к базовым ЛЭ И-НЕ (функция F1) и ЛЭ ИЛИ-НЕ (функции F2) с помощью алгебры логики, представив всю последовательность преобразований. 5. Пользуясь справочной литературой, осуществить выбор ИС, привести их УГО, параметры ИС в табличном виде. 6. Используя выбранные ИС, нарисовать принципиальные схе- мы, реализующие функции F1 и F2, руководствуясь требованиями ЕСКД к оформлению принципиальных схем. 6. Для разработанных принципиальных схем рассчитать значе- ния τзд р ср общ, Iвых, Pпот. Таблица 2.1 – Варианты индивидуального задания № вар. Функция Диаграмма 1 F = X1 + X2*X3 U Х1 Х2 F t t t tХ3 2 F = X1 + X2*X3 3 F = X1 + X2*X3 37 Продолжение таблицы 2.1 № вар. Функция Диаграмма 4 F = X1 + X2*X3 U Х1 Х2 F t t t tХ3 5 F = X1 + X2*X3 6 F = X1 + X2*X3 7 F = X1 + X2*X3 8 F = X1 + X2*X3 9 F = X1 + X2*X3 10 F = X1 + X2*X3 11 F = X1 + X2*X3 12 F = X1 + X2*X3 13 F = X1 + X2*X3 14 F = X1 + X2*X3 15 F = X1 + X3*X2 16 F = X1 * X2+X3 U Х1 Х2 F t t t tХ3 17 F = X1 * X2+X3 18 F = X1 * X2+X3 19 F = X1 * X2+X3 20 F = X1 * X2+X3 21 F = X1 * X2+X3 38 Окончание таблицы 2.1 № вар. Функция Диаграмма 22 F = X1 * X2+X3 U Х1 Х2 F t t t tХ3 23 F = X1 * X2+X3 24 F = X1 * X2+X3 25 F = X1 * X2+X3 26 F = X1 * X2+X3 27 F = X1 * X2+X3 28 F = X1 * X2+X3 29 F = X1 * X2+X3 30 F = X1 * X2+X3 Порядок выполнения работы Представить отчет о выполнении индивидуального задания пре- подавателю и получить разрешение на проверку работоспособно- сти схем на лабораторном макете. ВНИМАНИЕ: включать источник питания можно только после сборки схемы и получения разрешения. 1. Ознакомиться с лабораторным макетом. 2. Определить, какую из схем, выполненных в соответствии с индивидуальным заданием, можно проверить на макете. 3. Адаптировать выбранную схему (если это необходимо) к ло- гическим элементам, присутствующим на лабораторном макете. Адаптированную схему и таблицу истинности представить в отчете. 39 4. Собрать схему на лабораторном макете. 5. Подводку входных сигналов (уровень логического 0 или 1) осуществлять от соответствующих клемм макета. 6. При сборке схемы на лабораторном макете использовать све- тодиоды для контроля истинности функции. 7. Подключить макет к источнику питания ± 5 В. 8. Проверить работу собранной схемы, пользуясь таблицами ис- тинности, разработанными при выполнении индивидуального зада- ния, и контролируя значение функции F при помощи светодиода. 9. Представить собранную и проверенную схему для зачета ла- бораторной работы преподавателю. 40 Л а б о р а т о р н а я р а б о т а № 3 УПРОЩЕНИЕ ЛОГИЧЕСКИХ СХЕМ Цель работы: изучение способов упрощения логических функ- ций, в том числе частично определенных (недоопределенных). При- обретение практических навыков по разработке и расчету схем на основе логических элементов, в том числе базовых. Теоретическая часть Упрощение логических функций Сложность логической функции, а отсюда сложность и стои- мость реализующей ее схемы пропорциональны числу операций и числу вхождений перемещений или их отрицаний. Логическая функция может быть упрощена с помощью аксиом и теорем алгеб- ры логики. Для упрощения применяются правила, приведенные в таблице 3.1. Таблица 1.1 – Правила вычисления Законы, правила, теоремы Для умножения Для сложения Коммутативный закон Х1Х2 = Х2Х1 Х1+Х2 = Х2+Х1 Ассоциативный закон Х1(Х2Х3) = (Х1Х2)Х3 Х1+(Х2+Х3)=(Х1+Х2)+Х3 Дистрибутивный закон Х1(Х2+Х3) = Х1Х2+Х1Х3 Правило повторения ХХ = Х Х+Х=Х Правило отрицания 0=XX 1=X+X Правило двойного отрицания (X) = X Теоремы Де-Моргана X1 * X2 = X1 + X2 X1 + X2 = X1 * X2 Рассмотрим булево выражение F= AB+AB+AB . Для реализации данного выражения необходимо 2 инвертора, 3 ЛЭ И на 2 входа и 1 ЛЭ ИЛИ на 3 входа. 41 Упростим данное логическое выражение: F= B(A+A) +AB= B+AB=A+B . Таким образом, все логическое выражение сведено к логической операции ИЛИ (логический элемент ИЛИ на 2 входа). На практике для упрощения логических выражений, описыва- ющих работу устройства, применяют карты Карно. Карта Карно представляет собой графическое изображение всех возможных наборов значений аргументов, каждый минтерм изображается на карте в виде клетки. Карта образуется путем такого расположения клеток, при котором минтермы, находящиеся в соседних клетках, отличаются значением одной переменной. Карта Карно для 2 переменных имеет вид, представленный на рисунке 3.1, а. 1 3 2 4 B B A A 1 1 1 B B A A 1 1 1 B B A A а б в Рисунок 3.1 – Упрощение логического выражения с помощью карты Карно Минимизируем исходное логическое выражение посредством применения карты Карно. Поставим 1 в карте Карно в тех клетках, которые соответствуют наборам функции, присутствующим в логи- ческом выражении (рисунок 3.1, б). Отыскание минимальной формы сводится к максимальному склеиванию по некоторому аргументу: по В – вертикаль и по А – горизонталь. Единицы, находящиеся в соседних клетках, объеди- ним контурами (рисунок 3.1, в). Возможно объединение 2, 4, 8 и т. д. единиц, стоящих в соседних клетках. Кроме этого, карта Карно может быть свернута в горизонтальный или вертикальный цилин- дры, или шар, что также позволяет объединить единицы, стоящие в соседних крайних клетках свернутых карт. 42 Нижний контур даст аргумент А. Верхний контур – аргумент В В результате значение функции будет также сведено к логиче- ской операции ИЛИ: F = А+В. Рассмотрим пример построения карты Карно для 3 переменных. F= ABC+ABC+ABC+ABC+ABC . Карта Карно представлена на рисунке 3.2. 1 1 1 1 СС AВ 1 AВ AВ AВ A BC F = A + BC Рисунок 3.2 – Пример карты Карно для 3 переменных Рассмотрим пример построения карты Карно для 4 переменных (рисунок 3.3). 1 1 1 СD AВ 1 1 AВ AВ AВ 1 1 1 1 1 СD СD СD Шар - BD AD AD F = AD + BD + AD Рисунок 3.3 – Карта Карно для 4 переменных 43 В рассмотренных примерах осуществлялась минимизация по 1, однако в некоторых случаях целесообразно использовать миними- зацию по 0. Пример такого случая представлен на рисунке 3.4. Минимизация по нулям показана штрихпунктирной линией. Для сравнения сплошной линией показана минимизация по единицам. 0 0 0 0 СD AВ 0 0 0 0 AВ AВ AВ 1 1 1 0 0 1 0 1 СD СD СD Рисунок 3.4 – Минимизация по 0 При минимизации по нулям получается отрицательная функция. Последовательность преобразования отрицательной функции в положительную показана в таблице 3.2. Таблица 3.2 – Последовательность преобразования отрицательной функции в положительную Шаг Логическое выражение Пояснения F = C + AB + BD После минимизации по 0 1 F = C + AB + BD С двух сторон ставится отрицание 2 F = C * AB * BD Снимается двойное отрицание с левой стороны. Используется правило двойного отрицания. Снимается отрицание с правой стороны и применяется теорема Де-Моргана 44 Окончание таблицы 3.2 Шаг Логическое выражение Пояснения 3 F = C * AB * BD Снимается двойное отрицание сигнала С. Используется правило двойного отрицания. Частично определенная функция и ее упрощение Частично определенной (недоопределенной) функцией называ- ется функция, значение которой на некоторых наборах запрещено или некоторые наборы входных значений не используются в работе схемы. Значение функции на таких наборах можно задать по своему усмотрению (1 или 0), т. е. доопределить функцию. Доопределение функции не отразится на работе устройства, но облегчит его реализацию. При минимизации недоопределенных булевых функций в клет- ках карты Карно, которые соответствуют запрещенным наборам, ставят прочерки, которые могут доопределяться 1 или 0 для удоб- ства конкретной минимизации. Пример минимизации недоопределенной функции показан на рисунке 3.5. А В С F 0 0 0 1 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 - 1 0 1 - 1 1 0 - 1 1 1 1 1 1 0 1 С AВ - - 1 - AВ AВ AВ С 1 1 0 1 - - 1 - 1 1 С С AВ AВ AВ AВ а б в Рисунок 3.5 – Минимизация недоопределенной функции: а – таблица истинности; б – карта Карно; в – доопределение карты Карно 45 В результате будет получено логическое выражение F = C + B . Особенности построения логических схем на реальной элементной базе При реализации функциональной логической схемы на наборе стандартных ИС возможны несовпадения состава элементов, име- ющихся для реализации схемы, с составом элементов, необходимых согласно синтезу. Существует несколько типовых ситуаций: 1. Наличие у имеющихся элементов «лишних» (неиспользуемых в данном случае) входов. 2. Наличие в корпусах ИС лишних элементов. 3. Отсутствие у имеющихся элементов необходимого числа входов. Неиспользуемые входы логических элементов Вопрос о режиме «лишних» входов решается с учетом конкрет- ного типа логики используемых элементов. Пусть, например, нужно получить конъюнкцию пяти перемен- ных. В стандартных сериях нет соответствующих элементов с пя- тью входами, и придется взять элемент с восемью входами, у кото- рого окажется три «лишних» входа. Принципиально возможно по- ступить следующим образом: 1. Оставить их разомкнутыми. 2. Присоединить их к задействованным входам. 3. Подать на «лишние» входы некоторые константы. С точки зрения логических операций все три возможности пра- вомерны (рисунок 3.6). Если учитывать особенности той или иной логики элемента, то выбор варианта действий становится определенным. Для КМОП и ТТЛ(Ш) неиспользуемые входы разомкнутыми не оставляют. Для КМОП-элементов это строгая рекомендация, т. к. они имеют очень большие входные сопротивления, и, следовательно, на разо- мкнутые входы легко наводятся паразитные потенциалы, которые могут изменять работу схемы. 46 &X1 X2 X3 X4 X5 &X1 X2 X3 X4 X5 &X1 X2 X3 X4 X5 U1 Рисунок 3.6 – Принципиально возможные режимы неиспользуемых входов ЛЭ Для ТТЛ(Ш)-элементов строгого запрета на оставление разо- мкнутых входов нет, но так делать не рекомендуется, поскольку пострадают параметры быстродействия элемента. Присоединение «лишних» входов к задействованным для КМОП и ТТЛ(Ш) принципиально возможно, но нежелательно, т. к. это приводит к увеличению нагрузки на источник сигнала, что также сопровождается уменьшением быстродействия источника сигнала. Таким образом, для КМОП и ТТЛ(Ш) режим неиспользуемых вхо- дов заключается в подаче на них констант (логических единиц или ну- лей), не изменяющих работу схемы для задействованных входов. При этом уровни напряжения U1 и U0 для КМОП совпадают с уровнями Uп (напряжение питания) и «земля», которые и подаются на неиспользуемые входы. У элементов ТТЛ(Ш) уровень U1 на 1,5–2 В ниже Uп , поэтому для предотвращения пробоев неиспользуемые входы подключают к источнику питания Uп через резистор R (обычная R = 1 кОм), при- чем к одному резистору разрешается подключать до 20 входов. Примеры, иллюстрирующие перечисленные способы подключе- ния неиспользуемых входов ИС, показаны на рисунке 3.7. Сигнал логической 1 можно получить от специального элемента (рисунок 3.8), причем если это мощный элемент, то он может иметь коэффициент разветвления до 30. 47 Режим неиспользуемых логических элементов Поскольку напряжение питания является общим для всего кор- пуса ИС, то к нему подключены все элементы ИС: как используе- мые, так и неиспользуемые. Если мощности, потребляемые элементами в состоянии нуля и единицы, не равны, то имеет смысл поставить неиспользуемый эле- мент в состояние минимальной мощности. Для этого необходимо подать на какой-либо из его входов соот- ветствующую константу. &X1 X2 X3 X4 X5 Uп &X1 X2 X3 X4 X5 R Uп 1X1 X2 X3 X4 X5 КМОП КМОП и ТТЛ(Ш) ТТЛ(Ш) Рисунок 3.7 – Рекомендуемые режимы неиспользуемых входов ЛЭ & ... Рисунок 3.8 – Получение сигнала логической 1 с помощью ЛЭ И-НЕ 48 Наращивание числа входов логических элементов Для элементов И и ИЛИ для получения нужного числа входов берется несколько элементов, выходы которых объединяются далее элементом того же типа (рисунок 3.9, а). Наращивание числа входов для операций И-НЕ и ИЛИ-НЕ, в сущности, производится аналогичным методом, но в схеме появля- ются дополнительные инверторы (рисунок 3.9, б). X1 X2 X3 X4 X5 & & & & F1 F1 = X1*X2*X3*X4*X5 X1 X2 X3 X4 X5 & & 1 1 & & 1 F2 = X1*X2*X3*X4*X5 F2 а б Рисунок 3.9 – Схемы наращивания числа входов логических элементов Подготовка к выполнению работы Контрольные вопросы 1. Объясните принцип построения карты Карно. 2. Объясните особенность минимизации недоопределенных бу- левых функций. 3. Поставьте значения после знака равенства: Х*1 = ?; Х*0 = ? 4. Поставьте значения после знака равенства: Х+1 = ?; Х+0 = ? 5. Какие входы ИС называются «лишними»? Решите проблему лиш- них входов для элемента И на 4 входа, относящегося к семейству ТТЛ(Ш), если задействованы будут только 2. Приведите схему решения. 6. Решите вопрос «лишнего» элемента в корпусах ИС, представ- ленных на рисунке 3.10, если в корпусе НЕ «лишние» элементы имеют выходы 2 и 4; 2ИЛИ-НЕ – 10 и 13; 3И-НЕ – 6; 9И1НЕ – 12. Приведите схемы решений. 7. Осуществите наращивание числа входов ЛЭ: для 5 входных переменных, используя только корпуса ИС, представленной на ри- 49 сунке 3.10, б, и для 7 входных переменных, используя только кор- пуса ИС, представленной на рисунке 3.10, в. Нарисуйте принципи- альные схемы решений. Индивидуальные задания 1. В соответствии с вариантом, указанным преподавателем, осу- ществить упрощение логической функции, заданной таблицей ис- тинности 3.3, представив в отчете таблицу истинности в стандарт- ной форме. Упрощение провести по 0 и 1. Определить и записать, в каком случае и почему результирую- щее логическое выражение окажется проще. 2. Нарисовать принципиальную схему, реализующую упрощенную логическую функцию, рационально используя корпуса ИС, представ- ленные на рисунке 3.10, и руководствуясь требованиями ЕСКД. 1 1 1 1 1 1 1 2 3 4 5 6 9 8 11 10 12 13 1 1 1 1 2 1 3 4 5 10 6 13 8 9 11 12 &2 1 13 12 &4 3 5 6 &10 9 11 8 & 2 1 3 12 5 4 6 1 10 9 11 8 13 а) НЕ б) 2ИЛИ-НЕ в) 3И-НЕ г) 9И, 1НЕ Рисунок 3.10 – Цифровые интегральные схемы Решить типовые ситуации, возникшие в процессе реализации принципиальной схемы на указанных корпусах. При этом, пользу- ясь литературой, представить в отчете маркировки данных ИС и необходимые справочные данные для доказательства правильности выбранного решения. 50 3. Осуществить проверку схемы. Для этого взять любую ком- бинацию входных данных из таблицы истинности и проверить, со- ответствует ли значение, полученное на выходе схемы, значению функции F, заданному для этой комбинации в таблице. Процедуру проверки представить в отчете. Таблица 3.3 – Таблица истинности к индивидуальному заданию Входные сигналы Функция F согласно варианту задания Х1 Х2 Х3 Х4 F1 F2 F3 F4 F5 F6 F7 F8 F9 F10 0 0 0 0 1 1 1 0 0 0 0 0 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 1 1 0 0 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 1 0 0 1 1 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 0 1 1 1 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1 1 0 1 1 0 0 1 1 0 0 1 1 1 0 0 0 1 1 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 1 1 1 1 1 0 0 1 1 1 1 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 0 0 1 0 0 1 1 0 0 1 1 0 0 0 0 0 0 1 0 0 1 0 1 1 1 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 1 1 1 0 0 1 1 1 1 0 0 0 0 0 1 1 1 0 0 0 0 0 0 1 - - 1 1 0 1 1 - 1 51 Окончание таблицы 3.3 Входные сигналы Функция F согласно варианту задания Х1 Х2 Х3 Х4 F1 F2 F3 F4 F5 F6 F7 F8 F9 F10 0 0 0 1 - 1 1 0 - - 0 0 1 1 0 0 1 0 0 0 0 - - 0 - - - - 0 0 1 1 0 0 0 0 0 0 0 0 - 0 0 1 0 0 1 1 - 1 1 1 0 1 0 - 0 1 0 1 1 - 1 1 1 - 0 0 1 1 0 1 1 0 - - - - - 1 - - 0 - 0 1 1 1 0 0 - - 0 1 0 0 0 0 1 0 0 0 - 1 0 0 1 - 1 0 1 1 1 0 0 1 1 - 0 0 - - - 0 1 1 1 0 1 0 - 0 - 0 0 0 1 - - - 1 0 1 1 0 0 0 - 0 0 1 1 - - 1 1 0 0 0 1 0 0 1 - - 0 0 1 1 1 0 1 - - - 0 - 1 - - 1 - 1 1 1 0 0 0 - - 0 - - 1 - 0 1 1 1 1 0 - 1 0 0 1 0 - 0 0 Порядок выполнения работы Представить отчет о выполнении индивидуального задания и получить разрешение преподавателя на проверку работоспособно- сти схем на лабораторном макете. ВНИМАНИЕ: включать источник питания можно только после сборки схемы и получения разрешения преподавателя. 1. Собрать схему на лабораторном макете. 2. Подводку входных сигналов (уровень логического 0 или 1) осуществлять от соответствующих клемм макета. 3. При сборке схемы на лабораторном макете использовать све- тодиоды для контроля истинности. 4. Подключить макет к источнику питания ± 5 В. 5. Проверить работу собранной схемы, пользуясь таблицей истин- ности и контролируя значение функции F при помощи светодиода. 6. На основании проверенных комбинаций входных переменных и соответствующих им значений функции на выходе схемы, со- бранной на макете, построить временную диаграмму. 7. Если задана недоопределенная функция, убедиться, что значения функции на комбинациях, помеченных «-», не влияют на работу схемы. Процедуру проверки и выводы представить в отчете. 52 Л а б о р а т о р н а я р а б о т а № 4 СИНТЕЗ И ИССЛЕДОВАНИЕ РАБОТЫ ТРИГГЕРНЫХ УСТРОЙСТВ Цель работы: изучение вопросов, касающихся синтеза и прин- ципа действия триггеров различных типов: асинхронных, синхрон- ных, «мастер-помощник», с установочными входами. Изучение ос- новных схем включения триггеров. Теоретическая часть Классификация триггеров. Основные параметры триггеров Триггером называется устройство, имеющее два устойчивых со- стояния (0 или 1) и способное под действием входного сигнала скачком переходить из одного устойчивого состояния в другое. Триггер – это простейший автомат с памятью и способностью хранить 1 бит информации (0 или 1). Триггеры имеют два выхода: прямой Q и инверсный Q (рисун- ки 4.1–4.3). Если триггер находится в состоянии 1, то на выходе Q будет сигнал 1, а на выходе Q – 0. Если триггер находится в состо- янии 0, то сигнал на его выходе Q равен 0, а сигнал на его выходе Q равен 1. По способу записи информации триггера делятся на асинхрон- ные и синхронные. У асинхронных триггеров запись информации происходит под действием информационных сигналов. Такие триггера имеют толь- ко информационные входы. Условно-графическое обозначение та- кого триггера представлено на рисунке 4.1. У синхронных триггеров запись информации происходит под действием разрешающих сигналов синхронизации. Синхронные триггера бывают со статическим, динамическим управлением записью и двухступенчатые. Синхронные триггера со статическим управлением записью принимают информационные сигналы все время, пока действует импульс синхронизации (рисунок 4.2, а). Следовательно, переклю- 53 чение триггера за время действия импульса синхронизации может быть многократным. У таких триггеров вход С – статический. Синхронные триггера с динамическим управлением записью принимают только те информационные сигналы, которые были на информационных входах к моменту прихода синхроимпульса. У таких триггеров вход С – динамический (рисунок 4.2, б). Т Q Q R S Т Q Q R S C Т Q Q R S C а б Рисунок 4.1 – Асин- хронный триггер Рисунок 4.2 – Синхронные триггер: а – со статиче- ским управлением; б – с динамическим управлением Синхронные двухступенчатые триггера состоят из двух ступеней (рисунок 4.3). Запись информации в первую ступень происходит с появлением синхроимпульса, а во вторую ступень – после оконча- ния синхроимпульса. Следовательно, двухступенчатые триггера задерживают выходную информацию на время, равное длительно- сти синхроимпульса. Такие триггера еще называют триггерами с внутренней задержкой. Т Q Q R S C Т R S C ЛЭ Q Q ТТ Q Q R S C а б Рисунок 4.3 – Синхронный двухступенчатый триггер: а – структура; б – УГО 54 Приняты следующие обозначения входов триггеров:  S – раздельный вход установки триггера в единичное состоя- ние по прямому выходу Q;  R – раздельный вход сброса триггера в нулевое состояние по прямому выходу Q;  С – вход синхронизации. На рисунке 4.4 приведены условные обозначения входа синхронизации;  D – информационный вход. На него подается информация, предназначенная для записи в триггер (рисунок 4.5, а);  T – счетный вход (рисунок 4.5, б). Т Q Q C Т Q Q C момент переключения триггера Т Q C Т Q Cмомент переключения триггера Q Q Рисунок 4.4 – Условные обозначения входа синхронизации Т Q Q D C Т Q Q T а – D-триггер б – Т-триггер Рисунок 4.5 – Условно-графические обозначения D-триггера и Т-триггера Для всех триггеров характерны следующие параметры: 55 Краз – коэффициент разветвления. Показывает нагрузочную спо- собность триггера, т. е. обозначает количество элементов, которые параллельно присоединены к выходу триггера и на которые подает- ся выходной сигнал триггера. Коб – коэффициент объединения по входу. Обозначает макси- мальное число входных сигналов, которые можно подать на вход триггера. tи – наименьшая длительность входного сигнала (импульса), при котором еще происходит надежное переключение триггера. tзд – время задержки между моментом подачи входного сигнала и появлением выходного сигнала. tр – время разрешения, которое характеризует наименьший ин- тервал между моментами подачи двух входных сигналов с длитель- ностью tи, вызывающих переключение триггера. Асинхронные триггера Асинхронный RS-триггер. УГО асинхронного RS-триггера, его схема и диаграмма работы представлены на рисунке 4.6. Т Q Q S R Q Q 1 1 R S t t t t S R Q Q а – УГО б – схема в – диаграмма работы Рисунок 4.6 – RS-триггер Из схемы и диаграммы работы RS-триггера видно, что активным сигналом, вызывающим переключение триггера, например, из со- стояния 1 в состояние 0, является сигнал 1, поданный на вход R. 56 Запрещенной комбинацией будет являться комбинация входных сигналов R = S = 1. Работу асинхронного RS-триггера можно описать таблицей истин- ности, таблица 4.1. Таблица 4.1 – Таблица истинности асинхронного RS-триггера St Rt Qt Qt+1 Примечание 0 0 0 0 Хранение 0 (сигналы на входах неактивны) 0 1 0 0 Установка в состояние 0 (триггер находился в состоянии 0, устанавливается в состояние 0 по активному входу R = 1) 1 0 0 1 Установка в состояние 1 (триггер находился в состоянии 0, устанавливается в состояние 1 по активному входу S = 1) 1 1 0 – Запрещенная комбинация 0 0 1 1 Хранение 1 (сигналы на входах неактивны) 0 1 1 0 Установка в состояние 0 (триггер находился в состоянии 1, устанавливается в состояние 0 по активному входу R = 1) 1 0 1 1 Установка в состояние 1 (триггер находился в состоянии 1, устанавливается в состояние 1 по активному входу S = 1) 1 1 1 - Запрещенная комбинация Асинхронный JK-триггер. УГО асинхронного JK-триггера, его схема и диаграмма работы представлены на рисунке 4.7. JK-триггер не имеет запрещенных комбинаций входных сигналов. Если на входы J и K одновременно действуют активные сиг- налы 1, то триггер изменяет свое состояние на противоположное. Такой режим работы называют счетным режимом. Вход J триггера (аналогично входу S) является входом установки триггера в единичное состояние по прямому выходу Q. Вход K триггера (аналогично входу R) является входом установки триггера в нулевое состояние по прямому выходу Q. Работу асинхронного JK-триггера можно описать таблицей ис- тинности (таблица 4.2). 57 Т Q Q J K Q Q & & J & &K t t t t J K Q Q а б в Рисунок 4.7 – JK-триггер: а – УГО; б – схема; в – диаграмма работы Таблица 4.2 – Таблица истинности асинхронного JK-триггера J K Qt Qt+1 Примечание 0 0 0 0 Хранение 0 (сигналы на входах неактивны) 0 1 0 0 Установка в состояние 0 (триггер находился в со- стоянии 0, устанавливается в состояние 0 по ак- тивному входу K = 1) 1 0 0 1 Установка в состояние 1 (триггер находился в со- стоянии 0, устанавливается в состояние 1 по ак- тивному входу J = 1) 1 1 0 1 Счетный режим, триггер переходит из состояния 0 в состояние 1 0 0 1 1 Хранение 1 (сигналы на входах неактивны) 0 1 1 0 Установка в состояние 0 (триггер находился в со- стоянии 1, устанавливается в состояние 0 по ак- тивному входу К = 1) 1 0 1 1 Установка в состояние 1 (триггер находился в со- стоянии 1, устанавливается в состояние 1 по ак- тивному входу J = 1) 1 1 1 0 Счетный режим, триггер переходит из состояния 1 в 0 Асинхронный Т-триггер. Асинхронный Т-триггер имеет только один счетный вход Т. Работу Т-триггера можно описать таблицей истинности (таблица 4.3). УГО асинхронного Т-триггера, его схема и диаграмма работы представлены на рисунке 4.8. 58 Таблица 4.3 – Таблица истинности асинхронного Т-триггера Тt Qt Qt+1 0 0 0 1 0 1 0 1 1 1 1 0 Т-триггер изменяет свое состояние на противоположное всякий раз, когда на вход Т поступает сигнал «1». Т Q Q T Q Q& & & & T t t t T Q Q а б в Рисунок 4.8 – Т-триггер: а – УГО; б – схема; в – диаграмма работы Синхронные триггера Синхронный RS-триггер. УГО синхронного RS-триггера, его схема и диаграмма работы представлены на рисунке 4.9. Т Q Q S R C Q Q& & & & C S R t t t t R S C Q t1 t2 а б в Рисунок 4.9 – Синхронный RS-триггер: а – УГО; б – схема; в – диаграмма работы 59 Работу синхронного RS-триггера можно описать таблицей ис- тинности (таблица 4.4). Таблица 4.4 – Таблица истинности синхронного RS-триггера St Rt Ct Qt Qt+1 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 1 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 1 0 - 0 0 1 1 1 0 1 1 1 0 1 0 1 1 1 1 1 1 1 - D-триггер. УГО D-триггера, его схема и диаграмма работы представлены на рисунке 4.10. Т Q Q D C Q Q & & & & C D t t t D C Q t1 t2 а б в Рисунок 4.10 – D-триггер: а – УГО; б – схема; в – диаграмма работы 60 D-триггер (триггер задержки) является самым распространенным триггером. Он имеет информационный вход D (вход данных) и так- товый вход C. Триггер меняет свое состояние по положительному фронту сиг- нала С (по его переходу из нуля в единицу) в зависимости от состо- яния входа данных D. Если на входе D присутствует высокий сигнал (1), то по положи- тельному фронту сигнала С прямой выход триггера устанавливается в единицу (инверсный – в ноль). Если же на входе D присутствует нулевой сигнал, то по фронту сигнала С прямой выход триггера устанавливается в ноль (инверс- ный – в единицу). Работа D-триггера описывается таблицей истинности (таблица 4.5). Таблица 4.5 – Таблица истинности синхронного D-триггера Ct Dt Qt Qt+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1 D-триггер с установочными входами. УГО D-триггера с уста- новочными входами, его схема и диаграмма работы представлены на рисунке 4.11. В момент t1 работа триггера определяется установочным сигналом на входе R (логический 0) – триггер переключается в состояние 0. В момент t2 сигналы на установочных входах неактивны, на входе D присутствует сигнал 1, на входе С – положительный фронт, триггер переключается из состояния 0 в состояние 1. В момент t3 сигналы на установочных входах неактивны, на входе D присутствует сигнал 0, на входе С – положительный фронт, триггер переключается из состояния 1 в состояние 0. 61 S R Q Q C D T t t t t D S C t Q t1 t2 R t3 t4 а б Рисунок 4.11 – D-триггер с установочными входами RS : а – УГО; б – диаграмма работы В момент t4 работа триггера определяется установочным сигналом на входе S , (логический 0) – триггер переключается в состояние 1. Следует помнить, что согласно схемотехнической организации триггера с установочными входами при одновременном действии сиг- налов на один из установочных входов, информационный вход и вход синхронизации С, состояние триггера определяет установочный вход. На установочные входы R , S активные сигналы (R = S = 0) одновременно поданы быть не могут (согласно схеме RS -триггера это запрещенная комбинация). Синтез триггера Последовательность синтеза триггера рассмотрим на примере синтеза асинхронного триггера RS. Допустим, что:  t – момент времени действия входных сигналов;  t+1 – момент времени, когда сигналы на выходе схемы под действием входных сигналов принимают значения, соответствую- щие следующему состоянию.  Qt – внутренний сигнал обратной связи. 62 В общем случае состояние триггерной схемы при одновремен- ном действии активных сигналов Rt и St является неопределенным, т. е. при действии двух активных входных сигналов триггер нахо- дится одновременно в состоянии логического 0 и логической 1, что недопустимо. Опишем работу триггера RS таблицей истинности (таблица 4.6). Таблица 4.6 – Таблица истинности RS-триггера Rt St Qt Qt+1 0 0 0 0 0 1 0 1 1 0 0 0 1 1 0 – 0 0 1 1 0 1 1 1 1 0 1 0 1 1 1 – Как видно из таблицы истинности, в двух случаях состояние триггера является неопределенным (помечено «–»). Используя правила по работе с частично определенной функ- цией «–» можно доопределить комбинациями 00, 01, 10 или 11. В зависимости от того, какой комбинацией будет доопределена функция, можно получить разные типы триггеров. Доопределим функцию вместо «–» комбинацией 11 и составим карту Карно, в клетки которой запишем значения функции Qt+1 для комбинаций SR. SR SR SR SR Qt Qt 0 0 0 1 1 1 1 1 Из карты Карно следует: t+1 t t tQ =S +R •Q 63 Из выражения видно, что вход S триггера – прямой, а вход R – инверсный, т. е. в результате такого доопределения был синтезиро- ван триггер RS. Условно-графическое обозначение RS-триггера, его схема на элементах 2-2И-ИЛИ-НЕ представлены на рисунке 4.12. TS R Q Q & & 1S t 1 Qt +1 Qt +1Qt Rt а б Рисунок 4.12 – RS-триггер: а – УГО; б – схема на элементах 2-2И-ИЛИ-НЕ Поставим отрицание с двух сторон выражения: t+1 t t tQ =S +R •Q . Если выражение t+1 t t tQ =S +R •Q привести к базисам И-НЕ или ИЛИ-НЕ, то получим триггера другого типа, например, триггер RS . Подготовка к выполнению работы Контрольные вопросы 1. Что такое триггер? Какие входы и выходы имеет триггер? 2. Какие бывают триггера по способу записи? 3. Какие параметры триггера Вы знаете? 4. Нарисуйте УГО и таблицу истинности RS -триггера. Какая комбинация сигналов является запрещенной? 5. Нарисуйте УГО и таблицу истинности JK -триггера. 64 6. Какой триггер называется «мастер-помощник»? Нарисуйте его УГО. 7. Какой триггер называется синхронным? 8. Нарисуйте схему синхронного RS -триггера на элементах ИЛИ-НЕ. Объясните его работу с помощью диаграммы. 9. Нарисуйте схему синхронного JK-триггера и его таблицу ис- тинности. 10. Нарисуйте схемы преобразования JK-триггера в триггер Т и триггер D. Индивидуальное задание В соответствии с вариантом индивидуальных заданий, представ- ленных в таблице 4.7, выполнить следующие действия: 1. Составить таблицу переходов указанного триггера. 2. Используя таблицу переходов, составить карту Карно и синте- зировать логическое выражение, описывающее работу данного триггера. 3. Привести полученное выражение к базовому ЛЭ, указанному для данного варианта, с помощью алгебры логики, представив всю последовательность преобразований. 4. Нарисовать принципиальную схему триггера на базовых ЛЭ в соответствии с ЕСКД. 5. Используя таблицу переходов триггера, проверить правиль- ность синтезированной схемы. Для этого подать значения перемен- ных на входы схемы и получить соответствующие значения сигна- ла на выходах триггера. Процедуру проверки представить в отчете. 6. Нарисовать схему триггера на основе бистабильной ячейки, указанной для данного варианта. 7. Нарисовать временную диаграмму работы данного триггера, предусмотрев на ней максимально возможное количество комбина- ций из таблицы переходов. Таблица 4.7 – Варианты индивидуального задания № варианта Триггер Базовый ЛЭ Бистабильная ячейка 1 RS И-НЕ RS 65 Продолжение таблицы 4.7 № варианта Триггер Базовый ЛЭ Бистабильная ячейка 2 RS И-НЕ RS 3 CRS И-НЕ RS 4 CRS И-НЕ RS 5 CRS И-НЕ RS 6 CRS И-НЕ RS 7 JK И-НЕ RS 8 JK И-НЕ RS 9 CJK И-НЕ RS 10 CJK И-НЕ RS 11 CJK И-НЕ RS 12 CJK И-НЕ RS 13 CJK И-НЕ RS 14 CJK И-НЕ RS 15 DC И-НЕ RS 16 RS ИЛИ-НЕ RS 17 RS ИЛИ-НЕ RS 18 CRS ИЛИ-НЕ RS 19 CRS ИЛИ-НЕ RS 66 Окончание таблицы 4.7 № варианта Триггер Базовый ЛЭ Бистабильная ячейка 20 CRS ИЛИ-НЕ RS 21 CRS ИЛИ-НЕ RS 22 JK ИЛИ-НЕ RS 23 JK ИЛИ-НЕ RS 24 CJK ИЛИ-НЕ RS 25 CJK ИЛИ-НЕ RS 26 CJK ИЛИ-НЕ RS 27 CJK ИЛИ-НЕ RS 28 CJK ИЛИ-НЕ RS 29 CJK ИЛИ-НЕ RS 30 DC ИЛИ-НЕ RS Порядок выполнения работы 1. Представить отчет о выполнении индивидуального задания преподавателю и получить разрешение на проверку работоспособ- ности схем на лабораторном макете. 2. Ознакомиться с лабораторным макетом. Подводку входных сигналов (уровень логического 0 или 1) осу- ществлять от соответствующих клемм макета. При сборке схемы на лабораторном макете использовать свето- диоды для контроля истинности. Подключить макет к источнику питания ± 5 В. 67 3. Адаптировать одну из схем, выполненных в соответствии с индивидуальным заданием, к логическим элементам, присутствую- щим на лабораторном макете. Адаптированную схему триггера и таблицу истинности предста- вить в отчете. Собрать схему на лабораторном макете. Исследовать работу триггера полученного в результате выпол- нения индивидуального задания, используя таблицу его истинности. На основании проведенных исследований нарисовать диаграмму работы. 4. Собрать на лабораторном макете асинхронный RS-триггер (см. рисунок 4.6). Исследовать работу триггера, используя таблицу истинности. На основании проведенных исследований нарисовать диаграмму работы. 5. Собрать на лабораторном макете асинхронный JK-триггер (см. рисунок 4.7). Исследовать работу триггера, используя таблицу истинности. На основании проведенных исследований нарисовать диаграмму работы. 6. Собрать на лабораторном макете асинхронный Т-триггер (см. рисунок 4.8). Исследовать работу триггера, используя таблицу истинности. На основании проведенных исследований нарисовать диаграмму работы. 7. Собрать на лабораторном макете синхронный RS-триггер (см. рисунок 4.9). Исследовать работу триггера, используя таблицу истинности. На основании проведенных исследований нарисовать диаграмму работы. 8. Собрать на лабораторном макете синхронный D-триггер (см. рисунок 4.10). Исследовать работу триггера, используя таблицу истинности. На основании проведенных исследований нарисовать диаграмму работы. 9. Исследовать работу D-триггера с установочными входами. Нарисовать его УГО и на основании проведенных исследований представить диаграмму работы. 10. Преобразовать триггер D в триггер Т. Исследовать его работу. На основании проведенных исследований нарисовать диаграмму работы. 11. Преобразовать JK триггер в триггер D. Исследовать его рабо- ту. На основании проведенных исследований нарисовать диаграмму работы. 68 Л а б о р а т о р н а я р а б о т а № 5 СИНТЕЗ И ИССЛЕДОВАНИЕ РАБОТЫ РЕГИСТРОВ Цель работы: изучение регистров памяти, сдвига, параллельно- последовательных регистров; способов ввода и вывода информации из регистров; особенностей организации регистров на триггерах различного типа. Теоретическая часть Регистр (англ. register) – устройство, предназначенное для хра- нения и преобразования многоразрядных двоичных чисел. В каче- стве запоминающего элемента в регистрах используют триггер. Регистры классифицируют по различным признакам, основными из которых являются способы ввода информации в регистр и спосо- бы вывода информации из регистра. Регистры делятся на три группы:  параллельные регистры (иначе регистры памяти);  регистры сдвига;  параллельно-последовательные регистры. По виду вводимой и выводимой информации различают реги- стры однофазного и парафазного типа. В однофазных регистрах информация вводится (выводится) толь- ко в прямом или только в обратном коде. В парафазных информация вводится (выводится) одновременно в прямом и обратном кодах. Вывод информации из регистров осуществляется в прямом и обрат- ном кодах (триггер имеет два выхода: Q – прямой и Q – инверсный). Регистры памяти Назначение регистров памяти – хранить двоичную информацию небольшого объема в течение некоторого промежутка времени. Эти регистры представляют собой набор триггеров, каждый из которых хранит один разряд двоичного числа. В параллельных регистрах ввод (запись) и вывод (считывание) информации производится одновременно во всех разрядах парал- лельным кодом. 69 Способы ввода информации в регистр памяти, организованный на триггерах с установочными входами Существует несколько способов записи информации по устано- вочным входам:  в прямом коде по установочному входу S с предварительной установкой регистра в 0;  в обратном коде по установочному входу R с предварительной установкой всех триггеров в 1;  с подачей парафазного кода информации (прямой код на вход S, обратный код на вход R). Во всех перечисленных способах запись информации осуществ- ляется уровнем сигнала. Схема регистра с возможностью записи информации по устано- вочному входу S с предварительной установкой регистра в 0 пред- ставлена на рисунке 5.1, а, диаграмма работы данного регистра – на рисунке 5.1, б. Как видно из диаграммы, до момента действия сигнала Уст «0» (момент времени t1), регистр находится в некотором состоянии (Q1 = 1, Q2 = 1, …, Qm = 1), т. е. хранит некоторую, ранее записан- ную информацию. Для корректной работы схемы первым (в момент времени t1) по- дается сигнал Уст 0 (высокий уровень), который устанавливает все разряды регистра в нулевое состояние. На входы регистра подается в прямом коде некоторая информация (D1 = 0, D2 = 1, …, Dm = 1), которая поступает на один из входов ло- гических элементов, образующих управляющую комбинационную схему. В момент прихода управляющего сигнала Тзап.пр. (момент времени t2), информация, присутствующая на входах D1, D2, …, Dm, записывается в регистр. То есть триггер, на установочный вход S ко- торого подается сигнал логической 1 с ЛЭ И (вход Di = 1, Тзап = 1), переходит в состояние 1. Триггер, на установочный вход S которого подается сигнал логического 0 с ЛЭ И (вход Di = 0, Тзап = 1), остает- ся в состоянии логического 0, обусловленном сигналом Уст 0. Регистр хранит записанную информацию до момента времени t3. К этому моменту времени на входах D1, D2, …, Dm установи- лись новые данные. 70 Т Q1R S Т Q2R S Т QmR S Уст «0» & & & Тзап. пр. D1 D2 Dm Q1 Q2 Qm а t t t t Dm D2 Тзап.пр. t Q1 D1 Уст «0» Q2 Qm t t t t1 t2 t3 t4 б Рисунок 5.1 – Запись информации в прямом коде по установочному входу S с предварительной установкой в «0» всех триггеров регистра: а – схема; б – диаграмма работы В момент t3 подается сигнал Уст «0». В момент t4 подается сигнал Тзап.пр., и в регистр записываются новые данные. Недостатком при- веденной схемы является необходимость подачи сигнала Уст «0». Если триггер имеет инверсные установочные входы (RS ), то для записи информации, подаваемой на входы Di в прямом коде, необ- ходимо вместо ЛЭ И использовать ЛЭ И-НЕ, а в цепь Уст «0» включить инвертор. 71 Схема регистра с возможностью записи информации по устано- вочному входу R с предварительной установкой в «1» всех тригге- ров регистра приведена на рисунке 5.2, а, диаграмма его работы – на рисунке 5.2, б. Т Q1S R Т Q2S R Т QmS R Уст «1» & & & Тзап.обр. DmD1 D2 Q1 Q2 Qm а t t t t Dm D2 Тзап.обр. t Q1 D1 Уст «1» Q2 Qm t t t t1 t2 t3 tm б Рисунок 5.2 – Запись информации в прямом коде по установочному входу R с предварительной установкой в «1» всех триггеров регистра: а – схема; б – диаграмма работы 72 Особенностью работы данного регистра является то, что данные, поступающие на входы Di, должны подаваться в обратном коде. При записи числа в регистр в состояние логического 0 устанавли- ваются только те триггера, на которые подается обратный код разря- да числа, равный 1. Остальные триггера останутся в состоянии 1. Недостатком приведенной схемы является необходимость пода- чи сигнала Уст «1» на все триггера. Схема регистра с возможностью записи информации парафаз- ным кодом представлена на рисунке 5.3, а, диаграмма его работы – на рисунке 5.3, б. При записи парафазным кодом прямой код числа подается на вход S, обратный код – на вход R. Т Q1S R Т Q2S R Т QmS R & & & Тзап DmD1 D2 & & &DmD2D1 Q1 Q2 Qm а t t t t Dm D2 Тзап t Q1 D1 Q2 Qm t t t 1 t2 б Рисунок 5.3 – Запись информации в прямом коде по установочным входам парафазным кодом: а – схема; б – диаграмма работы 73 Достоинством данной схемы является отсутствие сигнала пред- варительной установки регистра. Недостатком схемы является требование наличия одновременно прямого и обратного кодов числа. Если устройство работает только с прямым кодом, то для формирования обратного кода необходимо в схеме предусмотреть m инверторов. Ввод информации в регистр памяти, организованный на триггерах без установочных входов Если регистр организован на D-триггерах, то по положительному фронту тактового сигнала Тзап.пр., поступающего на входы син- хронизации С (рисунок 5.4), информация, присутствующая на вхо- дах Di, записывается в регистр. Информация в регистре сохраняется до момента выключения питания схемы или записи новой информации. Т Q1 Т Q2 Т Qm Тзап.пр. DmD2D1 D D D C C C Q1 Q2 Qm Рисунок 5.4 – Запись информации параллельным кодом На рисунке 5.5 представлена схема параллельного регистра на JK-триггерах. Т Q1 Т Q2 Т Qm Тзап.параф. DmD1 D2 DmD2D1 J J J K K K C C C Q1 Q2 Qm Рисунок 5.5 – Запись информации парафазным кодом 74 В данном случае (см. рисунок 5.5) необходим парафазный код числа. Прямой код D1, D2, …, Dm подается на входы J, обратный код – на входы К. Регистры сдвига В регистрах сдвига все триггера соединены в последовательную цепочку (выход каждого предыдущего триггера соединен со входом D следующего триггера). Входы синхронизации С всех триггеров объединены между собой. По тактовому сигналу (Тп) в момент действия сигнала Тзап.→ содержимое каждого предыдущего триггера переписывается в сле- дующий по порядку в цепочке триггер. Код, хранящийся в регистре, с каждым тактом сдвигается на один разряд в сторону старших раз- рядов или в сторону младших разрядов в зависимости от организо- ванных связей. Для регистров сдвига указывается направление сдвига:  → вправо (основной режим, который есть у всех сдвиговых ре- гистров);  ← влево (этот режим есть только у некоторых, реверсивных сдвиговых регистров);  ↔ реверсивный (двунаправленный), т. е. записанную инфор- мацию можно сдвигать по линейке триггеров вправо или влево. Для включения режима сдвига предусматривают специальный управля- ющий вход. Направление сдвига отражает внутреннюю структуру регистров сдвига (рисунок 5.6). При этом триггера нумеруются слева направо, например, от 0 до 7. TT Q0 C D TT Q1 C D TT Q2 C D TT Q7 C D Ти D0D1D2 ...D7 ... Сдвиг вправо & Тзап.→ Рисунок 5.6 – 8-разрядный регистр сдвига вправо 75 В результате сдвиг информации вправо представляет собой сдвиг в сторону разрядов, имеющих бóльшие номера (старших раз- рядов), т. е. на вход D число подается, начиная со старшего разряда. Сдвиг информации в регистре влево – это сдвиг в сторону разря- дов, имеющих меньшие номера (младших разрядов), т. е. на вход D число подается, начиная с младшего разряда (рисунок 5.7). TТ Q0 C D TТ Q1 C D TТ Q2 C D TТ Q3 C D D3D2D1D0 Сдвиг влево Ти & Тзап.← Рисунок 5.7 – 4-разрядный регистр сдвига влево Однако, как известно, в любом двоичном числе слева располо- жены старшие разряды, а справа – младшие разряды. О такой осо- бенности необходимо помнить разработчику цифрового прибора. Все регистры сдвига строятся на базе двухступенчатых триггеров, синхронизируемых фронтом синхроимпульса. Сигнал Тзап.→ или Тзап.← определяет количество Ти, которые должны поступить на вход С. Количество Ти соответствует разрядности вводимых данных. Регистры сдвига могут быть построены и на триггерах односту- пенчатой структуры. В этом случае в каждом разряде регистра нуж- но использовать два триггера, которые управляются двумя сдвину- тыми во времени тактовыми импульсами. Если бы в регистре были применены одноступенчатые триггера по одному на разряд, то пра- вило работы регистра было бы нарушено: при первом же импульсе сдвига информация, записавшись в первый разряд, перешла бы во второй, затем в третий и т. д. Реверсивные регистры сдвига объединяют в себе свойства реги- стров прямого и обратного сдвига. Разряд реверсивного регистра представлен на рисунке 5.8. 76 Такт T C D & & 1 Qi-1 Qi+1 Qi Рисунок 5.8 – Разряд реверсивного регистра Способы вывода информации из регистра Так как регистры строятся на триггерах, а триггер имеет прямой Q и инверсный Q выходы, то существует несколько способов вы- вода информации из регистра. 1. Вывод прямым параллельным m-разрядным кодом на m- разрядную шину (рисунок 5.9). & Т Q1 Т Q2 Т Qm Тзап J J J K K K C C C ... & & Твыв.пр. QmQ2Q1 Рисунок 5.9 – Вывод информации прямым m-разрядным кодом на m-разрядную шину Для вывода информации подается сигнал Твыв.пр. высокого уровня. Сигнал Твыв.пр. должен быть подан после сигнала Тзап (должно соблюдаться условие Тзап * Твыв.пр. = 0) и необходимо учитывать время задержки самого триггера, на котором реализован регистр. 77 2. Вывод обратным m-разрядным кодом на m-разрядную шину (рисунок 5.10). Для записи информации в регистр подается сигнал Тзап. (см. способы ввода). Вывод осуществляется подачей сигнала Твыр.обр. (высокий уровень). Информация снимается с выходов Q i триггеров регистра. Сигналы Твыр.обр. и Тзап одновременно поданы быть не могут, т. е. Тзап * Твыв.обр. = 0. & Т Q1 Т Q2 Т Qm Тзап J J J K K K C C C ... & & Твыв.обр. Q2 QmQ1 Рисунок 5.10 – Вывод информации обратным m-разрядным кодом на m-разрядную шину 3. Прямым или обратным параллельным m-разрядным кодом на m-разрядную шину (рисунок 5.11). Сигналы Твыв.пр и Твыв.обр подаваться вместе не могут, т. е. должно соблюдаться условие Твыв.пр * Твыв.обр = 0. В зависимо- сти от поданного в данный момент времени сигнала вывода выход Yi соответствует прямому (Qi) или обратному (Q i) кодам. 4. Парафазным m-разрядным кодом (прямой m-разрядный код на одну шину, обратный m-разрядный код – на другую шину). Из рисунка 5.12 видно, что при подаче управляющего сигнала Твыв.параф на одну m-разрядную шину выводится прямой код числа, а на вторую m-разрядную шину – обратный код числа. Для корректной работы схемы должно соблюдаться условие Тзап * Твыв.параф = 0. Все перечисленные способы действительны и для последова- тельного вывода информации из регистра. 78 Т Т Т Тзап D D D C C C Твыв.обр. Q2 QmQ1 & & 1 & & 1 & & 1 Твыв пр. Q1 Q2 Qm Q1/Q1 Q2/Q2 Qm/Qm D1 D2 Dm Рисунок 5.11 – Вывод информации прямым или обратным m-разрядным кодом на m-разрядную шину & Т Q1 Т Q2 Т Qm Тзап J J J K K K C C C ... & & Твыв. параф & & & ... Q1 Q2 Qm Q2 Q2 Q1 Q1 Qm Qm Рисунок 5.12 – Вывод информации парафазным m-разрядным кодом 79 Подготовка к выполнению работы Контрольные вопросы 1. Что такое регистр? Для чего они предназначены? 2. Нарисуйте функциональную схему регистра сдвига вправо. 3. Нарисуйте функциональную схему регистра сдвига влево. 4. Какие регистры относятся к однофазным? Нарисуйте функци- ональную схему такого регистра. 5. Какие регистры относятся к парафазным? Нарисуйте функци- ональную схему такого регистра. 6. Какие способы ввода информации в регистр, организованный на триггерах с установочными входами, Вы знаете? 7. Нарисуйте функциональную схему регистра с параллельным вводом и параллельным выводом информации в прямом коде. 8. Нарисуйте функциональную схему регистра с последователь- ным вводом информации со старшего разряда и параллельным вы- водом в обратном коде. 9. Нарисуйте функциональную схему реверсивного регистра. 10. Какие способы вывода информации Вы знаете? Индивидуальные задания В соответствии с вариантом, заданным преподавателем из таб- лицы 5.1:  нарисовать принципиальную схему регистра в соответствии с ЕСКД;  пояснить работу регистра с помощью диаграммы. Таблица 5.1 – Варианты для выполнения индивидуального задания № вари- анта Триггер Тип ввода Тип вывода Вводимые данные 1 JKC c устано- вочными RS Параллельным кодом с предвари- тельной установкой в 0 (высоким) Со старшего раз- ряда в прямом коде с обнулением регистра 0111 80 Продолжение таблицы 5.1 № вари- анта Триггер Тип ввода Тип вывода Вводимые данные 2 JKC c устано- вочными RS Парафазным кодом В прямом или обратном кодах с младшего разряда 1100 3 JKC c устано- вочными RS Парафазным кодом С младшего раз- ряда в прямом коде с обнулением регистра 1010 4 JKC c устано- вочными RS Параллельным кодом с предвари- тельной установкой в 0 (низким) Со старшего разряда в прямом коде 0101 5 JKC c устано- вочными RS Параллельным кодом с предвари- тельной установкой в 1510 (низким) Парафазным со старшего разряда с обнулением реги- стра 1100 6 JKC c устано- вочными RS В прямом коде с младшего разряда В прямом или обратном коде на 4-разрядную шину 1000 7 JKC c устано- вочными RS В обратном коде с младшего разряда В обратном коде на 4-разрядную шину 0011 8 JKC c устано- вочными RS Параллельным кодом с предвари- тельной установкой в 0 (низким) В прямом или обратном коде со старшего раз- ряда с обнулением регистра 1010 9 JKC c устано- вочными RS Параллельным кодом с предвари- тельной установкой в 0 (высоким) Парафазным со старшего разряда 0011 81 Продолжение таблицы 5.1 № вари- анта Триггер Тип ввода Тип вывода Вводимые данные 10 JKC c устано- вочными RS Парафазным кодом В обратном коде со старшего раз- ряда с обнулением регистра 1101 11 JKC c устано- вочными RS В обратном коде с младшего разряда Парафазным 1101 12 JKC c устано- вочными RS В прямом коде со старшего разряда В обратном или прямом коде на 4-разрядную шину 0010 13 JKC c устано- вочными RS В прямом коде с младшего разряда Парафазным 1000 14 JKC c устано- вочными RS Парафазным кодом В обратном коде с младшего разряда 0001 15 JKC без устано- вочных В обратном коде со старшего разряда Парафазный на две шины 0101 16 JKC c устано- вочными RS В обратном коде со старшего разряда В прямом коде на 4-х разрядную шину 1110 17 JKC c устано- вочными RS В прямом или об- ратном кодах с младшего разряда Парафазным 0100 82 Продолжение таблицы 5.1 № вари- анта Триггер Тип ввода Тип вывода Вводимые данные 18 JKC с устано- вочными RS В обратном коде с младшего разряда В обратном коде на две 4-разряд- ные шины 1010 19 JKC c устано- вочными RS Параллельным кодом с предвари- тельной установкой в 0 (низким) В прямом или обратном со стар- шего разряда с обнулением 1011 20 JKC с устано- вочными RS Парафазным кодом В прямом с млад- шего разряда с обнулением реги- стра 1100 21 DC с уста- новочны- ми RS Параллельным кодом с предвари- тельной установкой в 0 (низким) Со старшего раз- ряда с обнуление регистра 1011 22 DC с уста- новочным RS В обратном коде с младшего разряда Парафазным ко- дом 0101 23 DC с уста- новочным RS Парафазным кодом В прямом коде с младшего разряда с обнулением ре- гистра 1000 24 DC с уста- новочным RS Параллельным кодом с предвари- тельной установкой в 0 (низким) В прямом или обратном коде на 4-х разрядную шину 0110 25 DC с устано- вочными RS В обратном коде с младшего разряда Парафазным 1110 83 Окончание таблицы 5.1 № вари- анта Триггер Тип ввода Тип вывода Вводимые данные 26 DC с устано- вочными RS В прямом коде с обнуление регистра В прямом или обратном со стар- шего разряда с обнулением 0111 27 DC с устано- вочными RS В обратном коде с установкой всех триггеров регистра в 1 (высоким) В прямом коде со старшего разряда с обнулением ре- гистра 0101 28 DC с устано- вочными RS Парафазным В прямом или обратном кодах 1101 29 DC с устано- вочными RS В обратном коде со старшего разряда В обратном коде на 4-разрядную 0111 30 DC с устано- вочными RS Параллельным кодом с предвари- тельной установкой в 0 (низким) В обратном коде со старшего раз- ряда с обнулением регистра 1101 Порядок выполнения работы 1. Представить отчет о выполнении индивидуального задания преподавателю и получить его разрешение на проверку работоспо- собности схем на лабораторном макете. 2. Ознакомиться с лабораторным макетом. Подводку входных сигналов (уровень логического 0 или 1) осу- ществлять от соответствующих клемм макета. При сборке схемы на лабораторном макете использовать свето- диоды для контроля истинности. 84 Подключить макет к источнику питания ± 5 В. 3. Собрать на лабораторном макете схему 4-разрядного ре- гистра, представленную на рисунке 5.1, исследовать ее работу по записи в регистр числа в соответствии с вариантом индивидуально- го задания. Нарисовать диаграмму работы. 4. Собрать на лабораторном макете схему 4-разрядного ре- гистра, представленную на рисунке 5.2, исследовать ее работу по записи в регистр числа в соответствии с вариантом индивидуально- го задания. Нарисовать диаграмму работы. 5. Собрать на лабораторном макете схему 4-разрядного ре- гистра, представленную на рисунке 5.3, исследовать ее работу по записи в регистр числа в соответствии с вариантом индивидуально- го задания. Нарисовать диаграмму работы. 6. Собрать на лабораторном макете схему 4-разрядного ре- гистра, представленную на рисунке 5.4, исследовать ее работу по записи в регистр числа в соответствии с вариантом индивидуально- го задания. Нарисовать диаграмму работы. 7. Собрать на лабораторном макете схему 4-разрядного ре- гистра, представленную на рисунке 5.5, исследовать ее работу по записи в регистр числа в соответствии с вариантом индивидуально- го задания. Нарисовать диаграмму работы. 8. Собрать на лабораторном макете схему 4-разрядного ре- гистра, представленную на рисунке 5.6, исследовать ее работу по записи в регистр числа в соответствии с вариантом индивидуально- го задания. Нарисовать диаграмму работы. 9. Собрать на лабораторном макете схему 4-разрядного ре- гистра, представленную на рисунке 5.7, исследовать ее работу по записи в регистр числа в соответствии с вариантом индивидуально- го задания. Нарисовать диаграмму работы. 85 Л а б о р а т о р н а я р а б о т а № 6 ИССЛЕДОВАНИЕ СЧЕТЧИКОВ С ПОСЛЕДОВАТЕЛЬНЫМ ПЕРЕНОСОМ Цель работы: изучение принципов построения и работы счетчиков с последовательным переносом, выполненных на различных типах триггеров, в том числе суммирующих, вычитающих и реверсивных. Теоретическая часть Счетчик представляет собой устройство, которое осуществляет счет сигналов, поступающих на его вход, и хранение накапливае- мой величины. Счетчик, образованный цепочкой из m триггеров, может подсчи- тать в двоичном коде 2m импульсов, т. е. его коэффициент (модуль) счета Ксч = 2m. Каждый из триггеров называется разрядом счетчика. К основным параметрам счетчика, кроме Ксч, относятся разре- шающая способность (tр) и время установления кода (tуст). Разрешающая способность – минимально допустимый интервал времени между входными импульсами, при котором еще не проис- ходит сбоя, т. е. пропуска счета сигналов. Время установки кода – это интервал времени между моментом поступления на вход импульса счета и моментом завершения пере- хода счетчика в нулевое состояние. По направлению счета счетчики классифицируются следующим образом:  cуммирующие;  вычитающие;  реверсивные. По способу организации внутренних связей счетчики классифи- цируются как:  с последовательным переносом (асинхронные счетчики);  с параллельным переносом (синхронные счетчики);  с комбинированным переносом;  кольцевые. 86 Счетчики с последовательным переносом Асинхронные счетчики строятся из простой цепочки триггеров «мастер-помощник», каждый из которых работает в счетном режи- ме. Выходной сигнал каждого триггера служит входным сигналом для следующего триггера. Поэтому все разряды (выходы) асинхронного счетчика переклю- чаются последовательно, один за другим, начиная с младшего и за- кончивая старшим (отсюда название – последовательные счетчики). Каждый следующий разряд переключается с задержкой относи- тельно предыдущего. Чем больше разрядов имеет счетчик, тем большее времени ему требуется на полное переключение всех разрядов. Задержка пере- ключения каждого разряда примерно равна задержке триггера (tзд.тр), а полная задержка установления кода на выходе счетчика равна задержке одного разряда, умноженной на число разрядов счетчика: tзд.сч = N* tзд.тр. При периоде входного сигнала, меньшем полной задержки уста- новления кода всего счетчика, правильный код на выходе счетчика не успеет установиться. Это накладывает жесткие ограничения на период (частоту) вход- ного сигнала (Fсч), причем увеличение, к примеру, вдвое количе- ства разрядов счетчика автоматически уменьшает вдвое предельно допустимую частоту входного сигнала. Суммирующий счетчик с последовательным переносом С приходом очередного счетного импульса Т0 к содержимому счетчика прибавляется единица. Схема асинхронного суммирующего счетчика с последователь- ным переносом на Т-триггерах приведена на рисунке 6.1, а, диа- грамма работы суммирующего счетчика – на рисунке 6.1, б. Максимальная частота работы такого счетчика определяется максимально допустимой частотой переключения его младшего разряда. 87 Частота следования сигналов счета составляет Fсч ≤ 1/ (tсч + tзд.тр). ТТ Q0 Q0 ТТ Q1 Q1 ТТ Q2 Q2 Т Т Т а t t Q0 Т0 Q1 Q2 t t 2t зд.тр 3t зд.тр t зд.тр б Рисунок 6.1 – Суммирующий счетчик с последовательным переносом: а – схема; б – диаграмма работы Числа, формируемые счетчиком, могут быть выведены из него параллельным кодом (прямым или обратным) посредством одно- временного опроса состояний всех разрядов счетчика. Такой опрос может происходить только в паузе между сигнала- ми счета, т. е. после того, как завершится переходной процесс, свя- занный с переключением триггерной схемы. В этом случае минимальный период следования счетных им- пульсов должен быть увеличен на время, необходимое для полного переключения всех m разрядов счетчика и опроса его состояния: 88 Тсч ≥ tсч + m*tзд.тр + tопр, где tсч – длительность счетного импульса Т0; tзд.тр – время переключения триггера; tопр – длительность сигнала опроса. Для корректной работы счетчика часто необходимо устанавли- вать его в начальное состояние, чаще всего начальным состоянием суммирующего счетчика является 0 (счетчик предварительно обну- ляется). Такой асинхронный счетчик организуется на триггерах «мастер-помощник» с установочным входом R (прямым или ин- версным). На рисунке 6.2 представлена схема асинхронного суммирующего двоичного счетчика с предварительной установкой в нулевое состо- яние. Для установки исходного состояния служит шина Уст.0, в кото- рой объединены установочные R-входы всех триггеров. Так как на примере вход R является инверсным, то сигнал Уст.0 имеет низкий уровень (0). TT R T Q1 TT R T Q2 TT R T Q3 TT R T Q4 Уст.0 Т0 Рисунок 6.2 – Асинхронный суммирующий счетчик с предварительной установкой Диаграмма работы такого счетчика представлена на рисунке 6.3. Начальное состояние счетчика до действия сигнала Уст.0 – 1011. С подачей сигнала Уст.0 триггера, имеющие состояние 1 (Q1,Q3,Q4), меняют свое состояние на 0. Из диаграммы видно, что пока действует сигнал Уст.0 (низкий), счетчик находится в состоянии 0 и счетные импульсы 1 и 2 не из- меняют состояния счетчика. Используя установочные входы RS-триггера, можно осуществить установку асинхронного счетчика в любое начальное состояние. 89 Т0 Уст.0 Q1 Q2 Q3 Q4 1 0 1 1 1 2 3 4 5 6 7 Рисунок 6.3 – Диаграмма работы асинхронного суммирующего счетчика с предварительной установкой в нулевое состояние Если счетчик организуется не на Т-триггерах, то такие триггера необходимо преобразовать в Т-триггер. Примеры преобразования приведены на рисунке 6.4. TT D Q QC Т0 TTJ Q Q C Т0 KU1 а б TTJ Q Q C Т0 K в Рисунок 6.4 – Преобразование D-триггера в Т-триггер: а – D в Т; б – JK в Т (1 вариант); в – JK в Т (2 вариант) 90 Вычитающий счетчик с последовательным переносом Вычитающий счетчик с последовательным переносом имеет об- ратный порядок смены состояний: с приходом очередного счетного импульса содержащееся в счетчике число уменьшается на единицу Другая особенность вычитающего счетчика с последовательным переносом: триггер каждого последующего разряда переключается в противоположное состояние при изменении уровня на выходе триггера предыдущего разряда от 0 к 1, т. е. при сигнале займа, об- ратном сигналу переноса в суммирующем счетчике. Синтезируется вычитающий счетчик с последующим переносом так же, как суммирующий счетчик, но с тем отличием, что со вхо- дом каждого последующего триггера соединяется инверсный выход предыдущего триггера (рисунок 6.5). ТТ Q0 Q0 ТТ Q1 ТТ Q2 Т0 Т Т ТQ1 Q2 а t t Q0 Т0 Q1 Q2 t t Q0 Q1 t t 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 б Рисунок 6.5 – Вычитающий счетчик с последовательным переносом: а – схема; б – диаграмма 91 Для синтеза вычитающих счетчиков с последовательным пере- носом с предварительной установкой в требуемое значение, анало- гично как и в суммирующих счетчиках, используются триггера с установочными входами. Реверсивный счетчик Реверсивные счетчики (имеют режимы суммирования и вычита- ния) должны иметь управляющие сигналы(л), которые меняют направление счета. На рисунках 6.1 и 6.4 видно, что счетчики прямого и обратного счета различаются лишь точкой съема сигнала, подаваемого с предыдущего разряда на последующий. Схема двухразрядного реверсивного счетчика приведена на ри- сунке 6.5. Управляющими сигналами являются сигналы Тсум (суммирова- ние), Твыч (вычитание). Управляющие сигналы одновременно поданы быть не могут, т. е. при подаче сигналов управления необходимо соблюдать условие: Тсум * Твыч = 0. TT T Q1 TT T Q2 Т0 & & 1 1 & Tсум Tвыч Рисунок 6.5 – Схема реверсивного счетчика 92 Подготовка к выполнению работы Контрольные вопросы 1. Что такое счетчик. 2. Что обозначает коэффициент счета? 3. Что такое разрешающая способность счетчика (tр)? 4. Что такое время установления кода (tуст)? 5. Как классифицируются счетчики по направлению счета? 6. Как классифицируются счетчики по модулю счета? 7. Как организовать суммирующий счетчик с последовательным переносом на Т-триггерах? 8. Нарисуйте схему 4-разрядного вычитающего счетчика с по- следовательным переносом на JK-триггерах? 9. Какой счетчик называется реверсивным? 10. Нарисуйте схему реверсивного счетчика на JK-триггерах на 4 разряда. Индивидуальные задания Согласно заданному преподавателем варианту нарисуйте схему и диаграмму работы 4-разрядного счетчика (таблица 6.1). Таблица 6.1 – Варианты индивидуального задания № вар. Триггер Установочн. входы Начальная установка Счетчик 1 DС RS 5 (высокий) Суммирующий 2 DС RS 6 (низкий) Вычитающий 3 DС RS 0 (высокий) Реверсивный 4 СJK RS 7 (низкий) Суммирующий 5 СJK RS 11 (высокий) Вычитающий 6 СJK RS 1 (высокий) Реверсивный 93 Окончание табл. 6.1 № вар. Триггер Установочн. входы Начальная установка Счетчик 7 DС RS 2 (низкий) Суммирующий 8 DС RS 9 (низкий) Вычитающий 9 DС RS 12 (низкий) Реверсивный 10 CJK RS 3 (высокий) Вычитающий 11 CJK RS 4 (низкий) Суммирующий 12 CJK RS 8 (высокий) Реверсивный 13 DC RS 13 (низкий) Вычитающий 14 DC RS 0 (высокий) Реверсивный 15 DC RS 14 (низкий) Суммирующий 16 DC RS 0 (низкий) Реверсивный 17 DC RS 5 (высокий) Суммирующий 18 DC RS 13 (низкий) Вычитающий 18 CJK RS 11 (низкий) Вычитающий 19 CJK RS 4 (высокий) Суммирующий 20 CJK RS 5 (низкий) Реверсивный Порядок выполнения работы 1. Ознакомьтесь с лабораторным макетом. При сборке схемы на лабораторном макете для контроля истин- ности используйте светодиоды. 94 Подводку входных сигналов (уровень логического 0 или 1) осу- ществляйте от соответствующих клемм макета. 2. Присоедините стенд к источнику питания ±5 В. 3. Проверьте работу схемы, полученной в результате выполне- ния индивидуального задания. Для этого адаптируйте полученную схему к макету и подсоедините выходы счетчика к светодиодам. Исследуйте работу счетчика в следующих режимах: установка счетчика в заданное начальное значение, работа счетчика в заданном(ых) режиме (суммирование, вычитание). 4. Соберите на лабораторном макете схему 4-разрядного сумми- рующего счетчика (см. рисунок 6.2). Исследуйте работу счетчика в следующих режимах:  установка счетчика в 0;  суммирование до его обнуления. Нарисуйте диаграмму работы счетчика. 5. Адаптируйте схему, представленную на рисунке 6.5, к макету. Соберите на лабораторном макете полученную схему 4-разрядного вычитающего счетчика. Исследуйте работу счетчика в следующих режимах:  установка счетчика в 0;  вычитание до значения счетчика 1310. Нарисуйте диаграмму работы счетчика. 6. Адаптируйте схему, представленную на рисунке 6.5, к макету. Соберите на лабораторном макете полученную схему 4-разрядного реверсивного счетчика. Исследуйте работу вычитающего счетчика в следующих режимах:  суммирование;  вычитание. Нарисуйте диаграмму работы счетчика в режимах суммирования и вычитания. 95 Л а б о р а т о р н а я р а б о т а № 7 СИНТЕЗ И ИССЛЕДОВАНИЕ НЕДВОИЧНЫХ СЧЕТЧИКОВ Цель работы: изучение вопросов, касающихся синтеза пере- счетных схем (иначе счетчики с произвольным коэффициентом сче- та или недвоичные счетчики), анализ принципов их организации, изучение особенностей их работы. Теоретическая часть Двоичные N-разрядные счетчики позволяют осуществлять деле- ние частоты следования сигналов счета с коэффициентом пересче- та, равным 2N. На их основе могут быть построены делители частоты и счетчики с произвольным коэффициентом пересчета (недвоичные счетчики). Недвоичными называются счетчики с модулем Ксч ≠ 2m, где m – целое число. Такие счетчики чаще всего используются для формирования управляющего сигнала после поступления заданного числа счетных импульсов. Для построения пересчетных схем с произвольным коэффициен- том деления частоты могут использоваться Т-триггера, имеющие дополнительные входы установки триггера в состояние логической 1 (вход S) или установки в состояние логического 0 (вход R). Построение недвоичных асинхронных счетчиков (пересчетных схем) Способ 1. Если использовать дополнительные (установочные) входы S Т-триггера, то сигнал окончания счета формируется как логическое произведение счетного импульса и сигналов с единич- ных выходов тех разрядов счетчика, которые соответствуют едини- цам в двоичном числе, равном К-1, где К – коэффициент пересчета. На рисунке 7.1 приведена схема счетчика с коэффициентом сче- та, равным 6. В схеме на рисунке 7.1 управляющим сигналом, передаваемым в другую схему, служит сигнал Ксч = 6 уровня логической 1. 96 На рисунке 7.2 приведена диаграмма работы данного счетчика. ТТ Q0 ТТ Q1 ТТ Q2 Т0 Т Т Т S S S & Ксч=6 1 0 1 Q2Q1Q0 Рисунок 7.1 – Счетчик с коэффициентом счета 6 t Q0 Т0 И-НЕ Q1 Q2 t t t t tзд ЛИ 3И-НЕ tзд триггера Рисунок 7.2 – Диаграмма работы счетчика, организованного на триггерах с дополнительными входами S, с коэффициентом счета 6 Способ 2. Если триггера не имеют дополнительных входов для установки в единичное состояние, но имеют входы для установки в состояние 0, то счетчик с произвольным коэффициентом счета строится следующим образом: сигнал окончания счета представляет собой логическое произведение единичных разрядов счетчика, ко- торые соответствуют единицам в двоичном числе Ксч. 97 Полученный сигнал может быть использован для установки в 0 всех разрядов счетчика. На рисунке 7.3 приведена схема счетчика с коэффициентом сче- та 5, на рисунке 7.4 – диаграмма работы данного счетчика. Т0 ТТ Q0 Q0 ТТ Q1 Q2 Т Т R R & Ксч = 5 1 0 1 Q1 ТТ Т R Q2 Рисунок 7.3 – Счетчик с коэффициентом счета 5 t t Q0 Т0 И-НЕ Q1 Q2 t t зд. И-НЕ t зд.тр tзд.Тр+tзд.И-НЕ Рисунок 7.4 – Диаграмма работы счетчика, организованного на триггерах с дополнительными входами R , с коэффициентом счета 5 98 Из диаграммы видно, что длительность сигнала, формируемого для одновременного сброса разрядов счетчика в нулевое состояние, будет определяться временем переключения Т-триггера и логиче- ского элемента и может оказаться недостаточной для более медлен- ных триггерных схем. Для обеспечения более надежной работы схемы может быть ис- пользован асинхронный RS-триггер, который запоминает сигнал окончания счета до поступления следующего счетного импульса. Схема такого счетчика приведена на рисунке 7.5. ТТ Q0 Q0 ТТ Q1 Q1 ТТ Q2 Q2Т Т Т R R R & Ксч=5 1 0 1 Т Q R S Т0 Рисунок 7.5 – Счетчик с коэффициентом счета 5 с асинхронным RS -триггером Синтез недвоичных счетчиков с параллельным переносом Для повышения быстродействия счетчиков их выполняют син- хронными с параллельным переносом. Особенностью таких счетчиков является то, что выходы всех предшествующих разрядов подаются на входы триггеров последу- ющего (старшего) разряда, поэтому длительность переходного про- цесса (время кода) определяется длительностью переходного про- цесса одного разряда и зависит от количества триггеров m. Наиболее предпочтительным является табличный способ синтеза таких счетчиков, с помощью которого можно синтезировать также и недвоичные счетчики. Задача синтеза недвоичных счетчиков с параллельным перено- сом сводится к определению необходимых обратных связей и ми- нимизации их числа. 99 Табличный способ синтеза недвоичных счетчиков рассмотрим на примере синтеза недвоичного счетчика с Ксч = 11 на двухтактных D-триггерах с установочным входом R для начальной установки счетчика в состояние 0. 1. Определим количество триггеров счетчика по формуле m = [log2Kcч], округляя результат до ближайшего бóльшего целого числа. Состояния (2m–Kcч) являются избыточными и исключаются внутри счетчика с помощью обратных связей, соединяющих входы и выходы триггеров. m = [log211] = 4. 2. Определим число избыточных состояний: 24 – 11 = 5. 3. Составим таблицу переходов счетчика (таблица 7.1). 4. Составим карты переходов для каждого триггера (рисунок 7.6). Карта переходов размечается аналогично карте Карно и отражает переход триггера из состояния Qit в состояние Qit+1 при поступле- нии очередного тактового импульса в зависимости от состояний остальных триггеров счетчика в такте. Например, первой строке таблицы 7.1 (Q0t, Q1t, Q2t, Q3t = 0) со- ответствует левая верхняя клетка карт переходов. Так как при по- ступлении первого Ти (см. таблицу 7.1) Q0 должен перейти из со- стояния 0 в состояние 1, а все остальные триггера (Q1, Q2, Q3) со- хранят состояние 0, то в указанную клетку карты переходов для Q0 следует поставить 01, а в картах для Q1, Q2, Q3 поставить 00 и т. д. Таблица 7.1 – Таблица переходов счетчика Q3 Q2 Q1 Q0 Примечание 0 0 0 0 Начальное состояние 0 0 0 1 Состояние счетчика после 1-го тактового импульса 100 Окончание таблицы 7.1 Q3 Q2 Q1 Q0 Примечание 0 0 1 0 Состояние счетчика после 2-го тактового импульса 0 0 1 1 … 0 1 0 0 … 0 1 0 1 … 0 1 1 0 … 0 1 1 1 … 1 0 0 0 … 1 0 0 1 … 1 0 1 0 … 0 0 0 0 11-й тактовый импульс вызвал начальное состояние В клетках карт переходов, которые соответствуют исключенным наборам, ставятся прочерки (как в случае частично определенной функции). 5. Согласно таблице истинности триггера D (таблица 7.2), на ко- тором необходимо организовать недвоичный счетчик согласно условию примера, составляем карты Карно для синтеза функции возбуждения каждого триггера. Например, для перехода триггера из состояния 0 в состояние 1 на вход D необходимо подать уровень логической 1 (рисунок 7.7). Таблица 7.2 – Таблица истинности D-триггера D Qt Qt+1 0 0 0 0 1 0 1 0 1 1 1 1 6. Осуществим минимизацию функций возбуждения. Учитывая, что в клетках с прочерками (исключенные состояния счетчика) функция возбуждения не определена, при нанесении ми- нимизирующих контуров в картах Карно можно эти клетки доопре- делить 1 с целью получения минимальной функции (рисунок 7.8). 101 Карта переходов для Q0 из момента t в момент t+1 Карта переходов для Q1 из момента t в момент t+1 Q0Q1 01 Q0Q1 Q0Q1 Q0Q1 Q2Q3 Q2Q3 Q2Q3 Q2Q3 00 01 00 01 11 10 11 10 10 01 10 01 10 01 10 01 10 00 Q0Q1 00 Q0Q1 Q0Q1 Q0Q1 Q2Q3 Q2Q3 Q2Q3 Q2Q3 00 01 00 01 11 10 11 10 01 11 10 00 01 11 10 00 01 10 Карта переходов для Q2 из момента t в момент t+1 Карта переходов для Q3 из момента t в момент t+1 Q0Q1 00 Q0Q1 Q0Q1 Q0Q1 Q2Q3 Q2Q3 Q2Q3 Q2Q3 00 01 00 01 11 10 11 10 00 00 01 11 11 11 10 00 00 00 Q0Q1 00 Q0Q1 Q0Q1 Q0Q1 Q2Q3 Q2Q3 Q2Q3 Q2Q3 00 01 00 01 11 10 11 10 00 00 00 00 00 00 01 11 11 10 Рисунок 7.6 – Карты переходов каждого триггера 102 Карта Карно для функции возбуждения триггера D0 Карта Карно для функции возбуждения триггера D1 Q0Q1 1 Q0Q1 Q0Q1 Q0Q1 Q2Q3 Q2Q3 Q2Q3 Q2Q3 00 01 00 01 11 10 11 10 0 1 0 1 0 1 0 1 0 0 Q0Q1 0 Q0Q1 Q0Q1 Q0Q1 Q2Q3 Q2Q3 Q2Q3 Q2Q3 00 01 00 01 11 10 11 10 1 1 0 0 1 1 0 0 1 0 Карта Карно для функции возбуждения триггера D2 Карта Карно для функции возбуждения триггера D3 Q0Q1 0 Q0Q1 Q0Q1 Q0Q1 Q2Q3 Q2Q3 Q2Q3 Q2Q3 00 01 00 01 11 10 11 10 0 0 1 1 1 1 0 0 0 0 Q0Q1 0 Q0Q1 Q0Q1 Q0Q1 Q2Q3 Q2Q3 Q2Q3 Q2Q3 00 01 00 01 11 10 11 10 0 0 0 0 0 0 1 1 1 0 Рисунок 7.7 – Карты Карно для синтеза функций возбуждения каждого триггера 103 Карта Карно для функции возбуждения триггера по входу D0 Карта Карно для функции возбуждения триггера по входу D 1 Q0Q1 1 Q0Q1 Q0Q1 Q0Q1 Q2Q3Q2Q3Q2Q3Q2Q3 00 01 00 01 11 10 11 10 0 1 0 1 0 1 0 1 0 0 1 Q0Q1 0 Q0Q1 Q0Q1 Q0Q1 Q2Q3Q2Q3Q2Q3Q2Q3 00 01 00 01 11 10 11 10 1 1 0 0 1 1 0 0 1 0 1 Карта Карно для функции возбуждения триггера по входу D2 Карта Карно для функции возбуждения триггера по входу D3 Q0Q1 0 Q0Q1 Q0Q1 Q0Q1 Q2Q3Q2Q3Q2Q3Q2Q3 00 01 00 01 11 10 11 10 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q0Q1 0 Q0Q1 Q0Q1 Q0Q1 Q2Q3Q2Q3Q2Q3Q2Q3 00 01 00 01 11 10 11 10 0 0 0 0 0 0 1 1 1 0 1 1 1 Рисунок 7.8 – Доопределение карт Карно для синтеза функций возбуждения каждого триггера 104 7. Напишем функции возбуждения для каждого триггера: D0 = Q0Q1 + Q0Q3 ; D1 = Q0Q1 + Q0Q1Q3 ; D2 = Q0Q2 + Q0Q1Q2+ Q0Q1Q2 ; D3 = Q1Q3 + Q0Q1Q2 . 8. Осуществим проверку полученных функций возбуждения. Проверим, например, переход счетчика из состояния 9 в состоя- ние 10 (см. таблицу 7.1). Подставим двоичную комбинацию, соответствующую значению 92 (1001), в функции возбуждения каждого триггера и проверим, обеспечивают ли значения сигналов на входах Di переход триггера в состояние 102 (1010): D0 = 1*0 + 1*1 = 0 ; D2 = 1*0 + 1*0*0 + 1*0*0 = 0; D1 = 1*0 + 1*0*1 = 1; D3 = 0*1 + 1*0*0 = 1 . Как видно из полученных значений D0…Di, функции возбужде- ния обеспечивают требуемый переход счетчика из состояния 92 (1001) в состояние 102 (1010). 9. Нарисуем функциональную схему полученного недвоичного счетчика (рисунок 7.9). Предусмотрим сигнал установки счетчика в начальное состояние (нулевое). Обозначим данный сигнал «Уст 0». Примечание. Если в качестве триггера для реализации недвоич- ного счетчика выбирается триггер JK, то функции возбуждения должны быть составлены для входов J и K. Кроме этого, при заполнении карт Карно для функций возбужде- ния каждого триггера может оказаться так, что для данного перехода состояние входа J или K могут быть безразличны (таблица 7.3). В этом случае в соответствующие клетки целесообразно по- ставить «*» и в случае необходимости доопределить ее для полу- чения оптимального контура, как и исключенные состояния, по- меченные «–». 105 TТ R Q0 C D TТ R C D TТ R C D TТ R C D Уст 0 Ти Q1 Q2 Q3 1& & 1& & 1& & 1& & & Рисунок 7.9 – Функциональная схема недвоичного счетчика с Ксч = 11 Таблица 7.3 – Таблица истинности JK-триггера J K Qt Qt+1 Примечание 0 0 0 0 0 1 0 0 1 0 0 1 Триггер переходит из состояния 0 в состояние 1, если J = 1, K может быть 1 или 0, т. е. безразлично. В этом случае в карту функции возбуждения J ставится 1, а в карту функции возбуждения K – символ «*» 1 1 0 1 0 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 Подготовка к выполнению работы Контрольные вопросы 1. Какие счетчики называются счетчиками с произвольным ко- эффициентом счета? 2. Что такое коэффициент счета? 3. Дайте определение двоичного счетчика. 4. Какие параметры счетчиков Вы знаете? 106 5. Дайте определение синхронного счетчика. 6. Как определяется количество триггеров в недвоичном счетчике? 7. Нарисуйте таблицу переходов суммирующего счетчика с ко- эффициентом счета 6. 8. Нарисуйте таблицу переходов вычитающего счетчика с коэф- фициентом счета 6. 9. Объясните, почему синхронный счетчик реализуется на триг- герах «мастер-помощник». 10. Нарисуйте диаграмму работы счетчика приведенного на ри- сунке 7.9. 11. Объясните, почему на рисунке 7.9 сигнал «Уст 0» подается как низкий. Индивидуальные задания Задание 1. В соответствии с заданным вариантом (таблица 7.4):  синтезируйте табличным способом недвоичный синхронный счетчик;  нарисуйте функциональную схему счетчика;  нарисуйте диаграмму работы счетчика. Таблица 7.6 – Варианты индивидуальных заданий № 1 № варианта Тип счетчика Ксч Триггер (установочные входы) Начальная установка 1 Вычитающий 11 JKC (-RS) 4 (низкий) 2 Суммирующий 9 JKC (R-S) 9 (низкий) 3 Реверсивный 10 JKC (-R-S) 3 (высокий) 4 Реверсивный 8 JKC (RS) 2 (низкий) 5 Вычитающий 13 DC (-R-S) 1 (низкий) 6 Суммирующий 14 DC (-RS) 6 (низкий) 7 Реверсивный 11 DC (R-S) 3 (высокий) 8 Реверсивный 12 DC (RS) 5 (высокий) 9 Вычитающий 10 JK-C (R-S) 2 (высокий) 10 Суммирующий 8 JK-C (-RS) 6 (низкий) 11 Реверсивный 6 JK-C (-R-S) 1 (низкий) 12 Реверсивный 5 JK-C (RS) 3 (низкий) 13 Вычитающий 9 D-C (-RS) 2 (высокий) 14 Суммирующий 8 D-C (-R-S) 4 (высокий) 107 Окончание таблицы 7.6 № варианта Тип счетчика Ксч Триггер (установочные входы) Начальная установка 15 Реверсивный 10 D-C (-RS) 5 (высокий) 16 Реверсивный 13 D-C (-R-S) 9 (высокий) 17 Вычитающий 8 JK-C (-RS) 1 (низкий) 18 Суммирующий 9 JK-C (-R-S) 3 (низкий) 19 Реверсивный 7 JK-C (R-S) 6 (низкий) 20 Реверсивный 11 JK-C (RS) 4(высокий) 21 Суммирующий 7 DC (-R-S) 3 (низкий) 22 Суммирующий 9 DC (-RS) 2 (низкий) 23 Суммирующий 11 DC (RS) 4 (низкий) 24 Суммирующий 13 JK-C (-RS) 5 (низкий) 25 Суммирующий 7 DC (RS) 0 (высокий) 26 Реверсивный 6 D-C (-R-S) 1 (высокий) 27 Реверсивный 9 JK-C (-RS) 3 (низкий) 28 Вычитающий 8 JK-C (-R-S) 0 (высокий) 29 Вычитающий 10 JK-C (-R-S) 5 (высокий) 30 Вычитающий 11 DC (RS) 3 (высокий) Задание 2. Нарисуйте функциональную схему и диаграмму работы недвоичного асинхронного счетчика в соответствии с пунктом «По- строение недвоичных асинхронных счетчиков (пересчетных схем)» теоретической части согласно заданным в таблице 7.7 условиям. Таблица 7.7 – Варианты индивидуальных заданий № 2 № варианта Ксч Триггер Способ 1 10 DС Способ 1 2 9 DС Способ 1 3 8 DС Способ 1 4 6 DС Способ 1 5 4 DС Способ 1 6 5 DС Способ 1 7 13 DС Способ 1 8 10 D-С Способ 2 9 9 D-С Способ 2 10 8 D-С Способ 2 11 6 D-С Способ 2 108 Окончание таблицы 7.7 № варианта Ксч Триггер Способ 12 4 D-С Способ 2 13 5 DС Способ 2 14 13 DС Способ 2 15 3 JKС Способ 1 16 4 JKС Способ 1 17 5 JKС Способ 1 18 2 JKС Способ 2 19 4 JKС Способ 2 20 5 JK-С Способ 2 21 3 JK-С Способ 1 22 7 JK-С Способ 1 23 11 JK-С Способ 1 24 13 JK-С Способ 2 25 9 JK-С Способ 2 26 10 JK-С Способ 2 27 6 JKС Способ 1 28 7 D-С Способ 2 29 13 D-С Способ 1 30 11 D-С Способ 2 Порядок выполнения работы 1. Ознакомьтесь с лабораторным макетом. При сборке схемы на лабораторном макете для контроля истин- ности используйте светодиоды. Подводку входных сигналов (уровень логического 0 или 1) осу- ществляйте от соответствующих клемм макета. 2. Присоедините стенд к источнику питания ±5 В. 3. Проверьте работу одной из схем, полученных в результате выпол- нения индивидуального задания. Для этого адаптируйте полученную схему к макету и подсоедините выходы счетчика к светодиодам. Исследуйте работу счетчика в следующих режимах: установка счетчика в начальное значение, работа счетчика в заданном(ых) режиме (суммирование, вычитание). 4. Соберите на лабораторном макете схему 4-х разрядного счет- чика, приведенного на рисунке 7.1. 109 Исследуйте работу счетчика, пользуясь диаграммой представ- ленной на рисунке 7.2. 5. Соберите на лабораторном макете схему 4-разрядного счет- чика приведенного на рисунке 7.3. Исследуйте работу счетчика, пользуясь диаграммой, представ- ленной на рисунке 7.4. 6. Адаптируйте схему, представленную на рисунке 7.5, к макету. Соберите на лабораторном макете схему 4-разрядного счетчика, приведенного на рисунке 7.5. Исследуйте его работу и нарисуйте диаграмму. СОДЕРЖАНИЕ Общие положения .................................................................................. 3 Лабораторная работа № 1. Изучение основных логических элементов и цифровых микросхем ....................................................... 6 Лабораторная работа № 2. Изучение принципов синтеза и анализа простейших логических схем ............................................. 21 Лабораторная работа № 3. Упрощение логических схем .............. 40 Лабораторная работа № 4. Синтез и исследование работы триггерных устройств .......................................................................... 52 Лабораторная работа № 5. Синтез и исследование работы регистров ............................................................................................... 68 Лабораторная работа № 6. Исследование счетчиков с последовательным переносом .......................................................... 85 Лабораторная работа № 7. Синтез и исследование недвоичных счетчиков ............................................................................................... 95 Учебное издание ЭЛЕКТРОНИКА ЦИФРОВАЯ ЭЛЕКТРОНИКА Лабораторные работы (практикум) для студентов специальностей 1-38 02 01 «Информационно-измерительная техника», 1-38 02 03 «Техническое обеспечение безопасности», 1-38 02 04 «Спортивная инженерия», 1-54 01 02 «Методы и приборы контроля качества и диагностики состояния объектов» Составители: ВЛАДИМИРОВА Татьяна Леонидовна ЖЕРДЕВА Галина Федоровна ЗУЙКОВ Игорь Евгеньевича Редактор Е.О. Коржуева Компьютерная верстка Д.А. Исаева Подписано в печать 26.01.2012. Формат 6084 1/16. Бумага офсетная. Ризография. Усл. печ. л. 6,45. Уч.-изд. л. 5,04. Тираж 300. Заказ 583. Издатель и полиграфическое исполнение: Белорусский национальный технический университет. ЛИ № 02330/0494349 от 16.03.2009. Пр. Независимости, 65. 220013, г. Минск.