МИНИСТЕРСТВО ОБРАЗОВАНИЯ РЕСПУБЛИКИ БЕЛАРУСЬ Белорусский национальный технический университет Кафедра «Электропривод и автоматизация промышленных установок и технологических комплексов» ОСНОВЫ СХЕМОТЕХНИКИ Лабораторный практикум Минск БНТУ 2013 1 МИНИСТЕРСТВО ОБРАЗОВАНИЯ РЕСПУБЛИКИ БЕЛАРУСЬ Белорусский национальный технический университет Кафедра «Электропривод и автоматизация промышленных установок и технологических комплексов» ОСНОВЫ СХЕМОТЕХНИКИ Лабораторный практикум для студентов дневного и заочного отделения ФИТР специальности 1-53 01 05 «Автоматизированные электроприводы» Минск БНТУ 2013 2 УДК 621.382.049.77(076.5) ББК 32.844я7 О-75 С о с т а в и т е л ь С. В. Васильев Р е ц е н з е н т ы : Р. В. Новичихин, С. Д. Гавриленко Основы схемотехники : лабораторный практикум для студен- тов дневного и заочного отделения ФИТР специальности 1-53 01 05 «Автоматизированные электроприводы» / С. В. Васильев. – Минск : БНТУ, 2013. – 52 с. ISBN 978-985-550-021-7. Данный лабораторный практикум предназначен для студентов дневной и заочной форм обучения, изучающих дисциплину «Основы схемотехники». В нем приведены методические материалы, необходимые для выполнения лабораторных работ, каса- ющихся изучения цифровых микросхем. В издании приведены сведения, касающиеся вопросов построения типовых элект- ронных узлов, которые применяются в системах управления электроприводов и устройствах промышленной автоматики. Для иллюстрации изучаемых вопросов при- водятся примеры, основанные на использовании серийных интегральных схем широ- кого применения. УДК 621.382.049.77(076.5) ББК 32.844я7 ISBN 978-985-550-021-7 © Белорусский национальный технический университет, 2013 О-75 3 Лабораторная работа № 5 ИЗУЧЕНИЕ РЕВЕРСИВНОГО СЧЕТЧИКА Цель работы: изучить принцип построения и схему ревер- сивного счетчика на интегральных микросхемах (ИС), приме- няемого в системах числового программного управления (ЧПУ) различных типов. Краткие теоретические сведения В современных устройствах ЧПУ, независимо от их назна- чения и конструктивного исполнения, широкое применение находят различного типа счетчики, дешифраторы, преобразо- ватели кодов и другие цифровые устройства. С помощью счетчиков может выполняться счет числа выпол- ненных операций, производиться отсчет перемещений рабочих органов. Помимо этого счетчики используются для образования последовательностей адресов команд, для подсчета числа цик- лов выполнения операций и т. п. Принципиально в качестве счетчика может быть использована произвольная схема, для ко- торой установлено однозначное соответствие между числом по- ступивших импульсов и состоянием выходных переменных. Поскольку каждая выходная переменная может принимать лишь два значения, то для n входных переменных существует 2n возможных состояний. Соответствие между числом посту- пивших импульсов и выходным кодом может быть произволь- ным. Двоичные счетчики часто предпочитают благодаря про- стоте двоичного кода. Реверсивные счетчики Счетчики принято подразделять на суммирующие, вычитаю- щие и реверсивные. Реверсивный счетчик осуществляет счет импульсов в прямом (суммирование) и в обратном (вычитание) 4 направлении. С его помощью, например, может быть реализо- вана позиционная система ЧПУ, где элементом сравнения ко- да задания и кода обратного перемещения является реверсив- ный счетчик. В табл. 5.1 представлено соответствие между числом вход- ных импульсов x и значениями выходных переменных yi для 4-разрядного двоичного счетчика. Таблица 5.1 Состояния двоичного счетчика х у3 8 у2 4 у1 2 у0 1 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Рассматривая табл. 5.1 сверху вниз, можно отметить неко- торые закономерности. 1. Значение переменной yi изменяется тогда, когда перемен- ная в соседнем младшем i – 1 разряде переходит из состояния «1» в состояние «0». 5 2. Значение выходной переменной yi изменяется при по- ступлении очередного импульса счета в том случае, когда пе- ременные во всех младших разрядах yi – 1, …, y0 находятся в состоянии «1». Первый вывод говорит о возможности реализации счетчика асинхронного типа, второй позволяет реализовать синхрон- ный счетчик. Закон построения вычитающего счетчика, в котором выход- ной код уменьшается на 1 при поступлении каждого входного импульса, также может быть получен из табл. 5.1, читая ее снизу вверх. 1. Значение выходной переменной yi в вычитающем счет- чике изменяется, когда переменная в соседнем младшем раз- ряде yi – 1 переходит из состояния «0» в состояние «1» (в со- кращенном обозначении «0»  «1»). 2. Значение выходной переменной yi изменяется при по- ступлении очередного импульса счета в том случае, когда пе- ременные во всех младших разрядах yi – 1, …, y0 находятся в состоянии «0». Асинхронный двоичный счетчик может быть реализован в виде цепочки триггеров, как показано на рис. 5.1, а. Тактовый вход каждого их последующих триггеров подключен к выходу предыдущего. Для получения суммирующего счетчика тригге- ры должны изменять свое состояние при переходе «1»  «0». Следовательно, нужны триггеры, срабатывающие по заднему фронту импульсов, например, JK-триггеры типа M-S при условии J = K = 1. В таких счетчиках можно легко наращивать разрядность. Например, при помощи 10-разрядного двоичного счетчика можно посчитать 1023 импульса. Временные диаграммы работы счетчика при воздействии серии входных импульсов XC2 приведены на рис. 5.1, б. Каждый JK-триггер выполняет функцию несинхронизируе- мого триггера со счетным входом. По спаду единичного вы- 6 ходного сигнала изменяется состояние триггера младшего раз- ряда счетчика на противоположное. t t Q3 Q4 tз3 з T J1 1 C K Q Q T Q Q 1 0 J Xc2 1 1 C K T Q Q J1 1 C K T Q Q J 1 C K (2 ) Q1 (2 ) Q2 1 (2 ) Q3 2 (2 ) Q4 3 1 1 1 1 2 3 4 5 6 7 8 9 10 t t t U(B),отн.ед. Хс2 Q1 Q2 tз t2 Б) А) Рис. 5.1. Асихронный двоичный счетчик с последовательным переносом: а – принципиальная схема; б – временные диаграммы Обычно счетчик имеет цепь установки в нулевое состояние (сброс триггеров в «0»). Однако начальное состояние счетчика может быть и ненулевым. Оно может устанавливаться переда- чей в счетчик некоторого кода, с которого и будет начинаться счет единиц. Такой режим работы счетчика необходим, напри- а б 7 мер, при образовании последовательности адресов команд при заданном исходном адресе. Характерной чертой асинхронного счетчика является то, что импульсы счета поступают на тактовый вход только первого триггера, а каждый из последующих триггеров управляется вы- ходными сигналами предыдущего. Это приводит к тому, что изменение каждого из выходных сигналов от у0 до уi происхо- дит с задержкой, равной времени срабатывания триггера. С рос- том разрядности счетчика и будет возрастать задержка по- ступления сигнала на вход некоторого i-го разряда относи- тельно времени поступления входного сигнала ХС2 на вход С младшего разряда счетчика. Из временной диаграммы видно, что такая задержка может привести к искажению информации в счетчике (моменты времени 4 и 8). Поэтому асинхронный счет-чик имеет ограничение быстродействия. Для повышения быстродействия счетчик выполняется с па- раллельным переносом, который называется синхронным. Его отличительной особенностью (рис. 5.2) является то, что выхо- ды всех предшествующих разрядов подаются на входы J и K i-го триггера [3]. Длительность переходного процесса в таком счетчике рав- на длительности переключения одного разряда. Из схемы вид- но, что с возрастанием порядкового номера триггера увеличи- вается число входов в элементах «И» JK-триггеров. А так как число входов J и K и нагрузочная способность выходов триг- геров ограничены, то и разрядность счетчика с параллельным переносом невелика и обычно равна четырем. Поэтому при числе разрядов счетчика, большем максимального числа вхо- дов J и K, счетчик разбивают на группы и внутри каждой группы строят цепи параллельного переноса. Такое решение удобно, так как счетчики выполняются в виде ИС в отдельном корпусе. В этом случае при последовательном переносе про- сто осуществляется увеличение разрядности счетчика. 8 Q4 J C K Q1 Q1 Q1 J C K Q2 Q2 Q2 1 1 1 J C K Q3 Q3 Q3 1 1 J C K Q4 Q4 Q4 XC2 1 1 1 1 1 2 3 4 5 6 7 8 9 10 t t t t t U(B),отн.ед. Хс2 Q1 Q2 Q3 t T T T T А) Б) Рис. 5.2 Двоичный синхронный счетчик с параллельным переносом: а – принципиальная схема; б – временные диаграммы При использовании триггеров с одной парой J-K входов наращивание разрядов можно осуществить применением в це- пях межразрядных связей дополнительные схемы совпадения, на которые поступает информация с выходов предыдущих разрядов. а б 9 Описание схемы лабораторной установки и ее работы В качестве элементной базы схемы принята серия микро- схем К155. Для питания всей схемы требуется источник напряжения +5 В. Схема лабораторной установки состоит из следующих функциональных узлов: – источника питания (рис. 5.3); – задающего генератора (рис. 5.4); – схема управления (рис. 5.5); – схема реверсивного счетчика (рис. 5.6); – схемы преобразователя кода и световой индикации (рис. 5.7). Uвых V9-V12 C5 +12B + V13-V14 +200 220B S1 R1 HI T1 V1-V4 C1 C5 + + R2 V5 V6 R4 R5 R6 R7 C4 R3 V8 V7 +5B C3 Рис. 5.3. Источник питания Источник питания построен по классической компенсацион- ной схеме (см. рис. 5.3). Управляющий сигнал с выходного уси- лителя R5, R6, R7 подается на базу сравнивающего транзисто- ра V7, в эмиттер которого включен опорный источник на ста- билитроне V8, резисторе R4 (R4 задаст ток стабилитрона). 10 Полученное напряжение с коллектора транзистора V7 усили- вается по току эмиттерным повторителем на транзисторах V5, V6, включенных по схеме Дарлингтона. Выходное напряже- ние источника регулируется регулятором R6 âûõ 7 5áý 6áýV K V VU U U U   . Транзисторы V5, V6 называются регулирующими. В качестве задающего генератора (см. рис. 5.4) в схеме ис- пользован мультивибратор, собранный на элементах «2И-НЕ» D1.1, D1.2, сигнал с которого поступает на два последователь- но соединенных десятичных счетчика К155ИЕ1, где делится вначале на 100, а затем на JK-триггере К155ТВ1, работающем в режиме делителя, еще на два. Таким образом, входной сиг- нал разделен по частоте на 10  10  2 = 200 и имеет скваж- ность, равную 2 [4]. Q R8 Частота импульсов. R9 C7 C6 C9 D1.3D1.1 D1.2 D3 R10 D1.1-D1.4...K155ЛA3 10 12 1 2 4 5 3 6 8 11 13 +5B +5B +5B 9 Q Q Счёт Выход D5.1 D4 D3,D4 - К155ИЕ1 D5 - К155ТВ1 R J C K S D5 Q T CT CT D1.4 Рис. 5.4. Задающий генератор Управление режимами работы счетчика устанавливается при помощи схемы рис. 5.5. 11 С3 R11 V18 R12 D6.1 D6.2 D2.3 D7.1 D5.1 Установка 0 2 2 Вход D1.4 1 3 D5.2 ТЗН D8.3 D8.1 D8.2 Счёт “+” Счёт “-” D8.4 D5.3 D5.4 R20 R19 +5B D9.4 D9.3Реверс S1.4 S1.3 R18 +5B R17 D9.2 D9.1 Стоп S1.2 Пуск R15 +5B R16 D7.4 D7.3 S1.1 R13 +5B R14 D7.2 S S S R R R R Рис. 5.5. Схема управления В момент включения напряжения питания схемы первона- чальный сброс триггеров счетчика осуществляется схемой на 8 8 Сброс 12 транзисторе V8. В момент включения конденсатор С8 заря- жается и открывает транзистор V8. Напряжение 8ÊÝVU = 0, а после окончания заряда конденсатора 8ÊÝVU = 5 В, что не влияет на дальнейшую работу схемы. Кнопки «Сброс», «Пуск», «Стоп», «Реверс счета» включены в схему через RS-триггеры, позволяющие исключить дребезг контактов кнопок, чем обес- печивается надежность переключения RS-триггера запуска (D5.1, D5.2) и RS-триггера реверса (D9.3, D9.4). После запуска схемы (элемент D1.4) сигнал мультивибратора (см. рис. 5.4) в виде последовательности импульсов поступает на счетный вход синхронного реверсивного счетчика (см. рис. 5.6), собранного на четырех JK-триггерах и позволяющего произ- водить суммирование и вычитание импульсов в двоичном коде 8–4–2–1. Причем синхронный счетчик позволяет производить реверс счета от того числа, которое показывали триггеры счет- чика в режиме суммирования. Схема реверса счета выполнена на элементах «2И-НЕ» и «3И-НЕ». Управление триггерами счет- чика производится по конъюктивным входам J и K. D10.1 D10.2 D10.3 D6.3 D6.4 R T J C K S D16D15 R J C K SS K C J R D14 TR J C T D13 K S Q Q Q Q Q Q Q Q D12.1 D11.4 D11.2 D11.3 D11.1R21 С чёт“+ ” 2 3 С чёт “-” 2 2 Q 3 2 1 Q 2 2 0 Q 1 +5B С чёт У ста но в ка 0 Q 4 Рис. 5.6. Схема реверсивного счетчика 13 Выходы 8–4–2–1 счетчика индицируются светодиодами V17, V20, V22, V24 и одновременно поступают на двоично-деся- тичный дешифратор D17 (К155ИД4), преобразуются в деся- тичный код и подаются на индикаторную лампу H2 (ИН-14) (см. рис. 5.7) [4]. R22 R24 V17 V19 R23 R27 R25 R26 V20 V21 R30 R28 R26 V22 V23 R33 R31 R32 V24 V25 23 2 2 2 1 2 0 +12B +200B R34 H2 D17 2 2 2 2 0 1 2 3 4 5 6 7 8 9 0 1 2 3 +5B Рис. 5.7. Схемы преобразователя кода и световой индикации 14 Для дешифратора К155ИД1 комбинация сигналов от А до F является запрещенной (табл. 5.2). Для исключения этих комби- наций с выходов 8 и 2 через схему «2И-НЕ» D2.3 (см. рис. 5.5) введен сигнал сброса счетчика в исходное положение. В ком- бинации F на выходах 8 и 2 также присутствуют единичные сигналы, и это не позволяет реверсивный счет осуществлять от состояния 0000, что необходимо по условиям работы схемы. Таблица 5.2 Запрещенная комбинация сигналов для дешифратора К155ИД1 Двоичный код 8–4–2–1 Десятичное число Шестнадцатиричный код 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 10 11 12 13 14 15 А В С D E F Регулировка скорости счета осуществляется при помощи комбинированного переменного резистора R8 (см. рис. 5.4). Наличие питания схемы указывает индикаторная лампочка Н1(ИНС-1) (см. рис. 5.3). При счете «+» управление происходит по J входам тригге- ров D13-D16, при счете «–» управление происходит по K вхо- дам триггеров (см. рис. 5.6). Индикация состояния счетчика осуществляется по Q выхо- дам триггеров. Порядок выполнения лабораторной работы 1. Изучить правила безопасности при работе на стенде. 2. Изучить схему лабораторного стенда. 15 3. Включить выключатель S1 и по сигнальной лампе убе- диться в наличии напряжения на схеме. 4. Опробовать регулирование частоты задающего генерато- ра с помощью задающего резистора R8. Установить необхо- димую частоту импульсов. 5. Управляя кнопками «Пуск», «Стоп», «Сброс» наблюдать работу счетчика на низкой частоте импульсов. 6. То же проделать для обратного направления счета (кноп- ка «Реверс»). 7. Составить временную диаграмму для прямого или об- ратного счета (по заданию преподавателя). 8. Изучить работу световой индикации. 9. Составить логическое уравнение для преобразования за- данного преподавателем кода в соответствующее изображе- ние на световом индикаторе. Содержание отчета 1. Цель работы. 2. Схема реверсивного счетчика и краткое пояснение прин- ципа его работы. 3. Временная диаграмма работы реверсивного счетчика. 4. Логическое уравнение для преобразования кода и его ре- ализация на световом индикаторе. 5. Выводы по работе. Контрольные вопросы 1. Назначение счетчиков и их применение в устройствах программного управления (УЧПУ). 2. Типы счетчиков. 3. Принцип работы счетчика с последовательным переносом. 4. Принцип работы счетчика с параллельным переносом. 5. Типы и принцип работы дешифраторов. 16 6. Принцип работы устройства световой индикации. 7. Как обеспечивается счет до десяти в четырехразрядном счетчике? Список использованных источников 1. Ильин, О. П. Автоматизация типовых технологических процессов и промышленных установок / О. П. Ильин, Ю. Н. Пет- ренко. – Минск : БГПА, 1981. – 104 с. 2. Петренко, Ю. Н. Элементы и системы программного управления : учебное пособие / Ю. Н. Петренко. – Минск : БГПА, 1984. – 23 с. 3. Михеев, Ю. Е. Системы автоматического управления стан- ками / Ю. Е. Михеев, В. Л. Сосонкин. – М. : Машиностроение, 1978. – 264 с. 4. Справочник по интегральным микросхемам / под ред. Б. В. Тарабрина. – М. : Энергия, 1980. 17 Лабораторная работа № 6 ИЗУЧЕНИЕ РЕГИСТРОВ И ДЕШИФРАТОРОВ Цель работы: изучить свойства и схемы построения реги- стров и дешифраторов, выполненных на ИС 155 серии. Краткие теоретические сведения В системах программного управления важнейшей задачей является повышение надежности, уменьшение массы и габа- ритов при минимальных затратах на их изготовление. Это воз- можно лишь при создании электронной аппаратуры с исполь- зованием методов и средств микроэлектроники и комплексной миниатюризации. Одними из важнейших элементов систем про- граммного управления являются регистры и дешифраторы. Регистры, применяемые в цифровых устройствах, предназна- чены для приема и хранения многоразрядных слов информа- ции. Дешифраторами являются логические цепи со многими выходами для перевода двоичного, двоично-десятичного и дру- гих кодов в единый позиционный код. Регистры Регистры, применяемые в цифровых устройствах, по функ- циональному назначению разделяются на накопительные (ре- гистры памяти) и сдвигающие. Основное назначение реги- стров памяти состоит в параллельном приеме многоразрядных слов информации и сохранении их в течение необходимого времени. Функциональный состав регистров памяти – это набор RS-триггеров, имеющих общую шину сброса. Как правило, информация вводится в RS-триггеры через вентили, на которые одновременно подается сигнал ввода ин- формации. Записанная в RS-триггерах информация снимается также через систему вентилей. 18 Регистры сдвига предназначены для более сложной обра- ботки информации за счет сдвига ее по тактовым импульсам. Наличие в регистрах сдвига возможности как параллельного, так и последовательного приема информации позволяет вы- полнять на регистрах последовательно-параллельное преобра- зование кодов. Регистры сдвига могут применяться в качестве элементов временной задержки цифровой информации, генера- торов циклических кодов и счетчиков. Функциональная струк- тура регистров сдвига значительно сложнее структуры нако- пительных регистров [1]. Регистры памяти Регистры памяти применяются для хранения информации, представленной в виде двоичного кода. Для построения регистров памяти наиболее удобны D-триг- геры. На рис. 6.1 показана схема четырехразрядного регистра памяти 155ТМ5. Он содержит четыре тактируемых потенциа- лом D-триггера. Если на тактовые входы триггеров подан по- тенциал С = 1, то информация со входов D1–D4 устанавливает триггеры DS1–DS4 в соответствующие состояния. При С = 0 триггеры хранят запомненную информацию вне зависимости от того, какие потенциалы присутствуют при этом на входах D1–D4. C D T C D T C D T C D T Q 14 Q 13 Q 9 Q 8 DS1 DS2 DS3 DS4 C=0 12 D1 D2 2 D3 5 D4 6 1 2 3 4 Рис. 6.1. Схема четырехразрядного регистра памяти 155ТМ5 Регистры памяти могут быть выполнены и на триггерах дру- гих типов, например на RS- и JK-триггерах. Однако при этом 19 нужно дополнять каждый триггер инвертором, обеспечиваю- щим подачу на вход R (или K) сигнала, инверсного по отноше- нию к сигналу на входе S (или J). Таким образом, из RS- и JK- триггеров можно получить D-триггеры, которые затем приме- няют так, как показано на рис. 6.1. Если подлежащая хранению информация представлена и прямыми инверсными значениями сигнала, то упомянутые выше инверторы оказываются лишни- ми. Тактируемые фронтом триггеры могут также использовать- ся в регистрах памяти. При этом обновление запоминаемой информации будет происходить в моменты существования со- ответствующего перепада на тактовом входе. Регистры памяти представляют собой простейшие оператив- ные запоминающие устройства (ОЗУ). В настоящее время раз- работаны различные типы интегральных ОЗУ довольно боль- шой емкости. Запись информации в определенную ячейку таких ОЗУ и ее считывание производится при наборе на адресных входах ОЗУ кода адреса данной ячейки [2]. Регистры сдвига Регистры сдвига широко применяются в цифровой вычис- лительной технике и, в частности, для преобразования после- довательного кода в параллельный или параллельного кода в последовательный. Появление импульса на тактовом входе регистра сдвига вызывает перемещение записанной в нем ин- формации на один разряд вправо или влево. Для построения регистра сдвига удобно применять D-триг- геры. На рис. 6.2 показан регистр сдвига на тактируемых фрон- том D-триггерах. Выход Q предыдущего разряда присоединя- ется по входу D последующего. Благодаря этому каждый так- товый импульс устанавливает последующий триггер в состоя- ние, в котором до этого находился предыдущий, осуществляя тем самым сдвиг информации на разряд вправо. 20 C D T C D T C I Q Q DS1 DS2 1 2 Рис. 6.2. Регистр сдвига на тактируемых фронтом D-триггерах Вход D первого разряда служит для приема в регистр ин- формации в виде последовательного кода. С каждым такто- вым импульсом на этот вход должен подаваться код нового разряда входной информации. Запись параллельного кода ин- формации может быть произведена через нетактируемые установочные входы триггеров регистра. С выхода Q послед- него триггера снимается последовательный выходной код. Код на этом выходе регистра появляется с задержкой относи- тельно входного последовательного кода на число периодов тактовых импульсов, равное числу разрядов регистра. Возможно выполнение регистра сдвига на JK-триггерах (рис. 6.3). В этом случае на входы J и K следующего разряда по- даются прямой и инверсный сигналы с выходов последующего. C I J K K J J K C C C T T T 1 Q Q Q DS1 DS2 DS3 1 2 3 Рис. 6.3. Регистр сдвига на JK-триггерах На рис. 6.4 показана схема четырехразрядного регистра сдви- га К155ИР1. Выводы микросхемы имеют следующее функцио- нальное назначение: 1 – информационный вход для последо- вательного ввода информации; 2, 3, 4, 5 – входы для парал- 21 лельного ввода первого–четвертого разрядов информации; 6 – вход выбора режима ввода информации; 8, 9 – входы синхро- низации; 10, 11, 12, 13 – выходы для вывода четвертого– первого разрядов информации. J K C T 1 J K C T 1 J K C T 1 J K C T 1 1 13 12 11 10 6 1 2 3 4 5 1 1 8 9 Рис. 6.4. Четырехразрядный универсальный регистр сдвига К155ИР1 Будем обозначать сигналы на входах и выходах этой мик- росхемы буквой Н с цифровым индексом, соответствующим номеру вывода ИС. Если на входе Н6 = 0, а на входе Н9 пода- ются тактовые импульсы, то при их отрицательном перепаде регистр будет осуществлять последовательный сдвиг инфор- мации вправо. При этом на вход 1 будет подаваться информа- ции для последовательного ввода. Если требуется произвести параллельную запись информации в триггеры регистра, то эту информацию следует подвести ко входам 2, 3, 4, 5, установить Н6 = 1 и подать хотя бы один тактовый импульс на вход 8. Иногда требуется производить в регистре сдвиг информа- ции как вправо, так и влево. Подобные реверсивные регистры сдвига строят путем применения логических коммутаторов в цепях связи между триггерами. При использовании ИС типа К155ИР1 (см. рис. 6.4) в режиме реверсивного регистра сдвига необходимо попарно соединить выходы 2 и 12, 3 и 11, 4 и 10. В этом случае логические элементы И-ИЛИ, расположенные 22 в нижней части рис. 6.4, будут выполнять роль логических ком- мутаторов. Для сдвига информации влево надо перевести ре- гистр в параллельный режим, подав на вход 1 напряжение высокого уровня. Если же Н6 = 1, то входы данного триггера соединены с выходами последующего. Таким образом, при Н6 = 0 и наличии тактовых импульсов на входе 9 информация будет сдвигаться вправо, а при Н6 = 1 тактовые импульсы на входе 8 будут сдвигать информацию влево [2]. Дешифраторы Дешифраторы – это логические цепи со многими выхода- ми, предназначенные для перевода двоичного (двоично-деся- тичного и т. п.) кода в единичный позиционный код. На каж- дом из выходов сигнал равен единице (или нулю) только при определенном сочетании входных сигналов. В общем случае полный дешифратор имеет n входов и 2n выходов. Одноступенчатый, или линейный, дешифратор представ- ляет собой набор цепей «И», входы и выходы которых явля- ются соответственно входами и выходами дешифратора. Двухступенчатые дешифраторы состоят из дешифраторов первой ступени, воспринимающих непосредственно входные сигналы, и дешифраторов второй ступени, на входы которых подаются сигналы с выходов дешифраторов первой ступени (а также могут подаваться и сами входные сигналы). На рис. 6.5 показан двухступенчатый полный дешифратор на три входа и восемь выходов. Первая ступень в нем состоит из одного дешифратора, вос- принимающего сигналы В и С. На входы дешифратора второй ступени поданы как выходные сигналы дешифратора первой ступени, так и входной сигнал А. Двухступенчатый дешифра- тор 4n  входных переменных целесообразно выполнять с двумя дешифраторами первой ступени, один из которых вос- принимает n входных сигналов, а второй n – m входных сиг- 23 налов, причем 2m n . В этом случае дешифратор второй сту- пени представляет собой набор из 2n двухвходовых ячеек «И». В общем случае дешифраторы могут иметь и больше двух сту- пеней. Наибольшее возможное количество ступеней n-входного дешифратора равно n – 1. Именно столько ступеней имеет пи- рамидальный дешифратор (см. рис. 6.5) [4]. 1 1 1 1 1 1 1 1 1 1 1 1 B C A BC BC BC BC ABC ABC ABC ABC ABC ABC ABC ABC Рис. 6.5. Двухступенчатый дешифратор на три входа и восемь выходов 24 Сравнение дешифраторов может быть произведено по ко- личеству входов всех цепей «И», составляющих дешифратор (каждая цепь «И» или «НЕ-ИЛИ»). Линейный (одноступенча- тый) дешифратор требует для своего построения 2n ячеек «И», каждая из которых должна иметь n входов. Следовательно, общее количество входов в этом случае будет 1 2 . nN n  Двухступенчатый дешифратор, состоящий из двух линей- ных дешифраторов первой ступени (на один из которых пода- но m, а на другой n – m выходных сигналов) и линейного де- шифратора второй ступени, который состоит из схем «И», имеющих следующее суммарное количество входов:  2 2 2 2 2 . n n m nN m n m        В этом соотношении предполагается, что m > 1 и (n – m) > 1. Если же один из двух дешифраторов первой ступени отсут- ствует (m = 1 или n – m = 1), то соответствующий член полу- ченного соотношения опускается. Для пирамидального дешифратора, содержащего n – 1 ли- нейных дешифраторов, построенных на основе двухвходовых ячеек «И», общее количество входов Nn – 1 всех ячеек «И» можно определить по следующей формуле: 2 3 4 2 3 1 2 2 2 2 2 2 ... 2 2 2 2 . n n nN              Ниже приведена табл. 6.1, в которой показано количество входов цепей «И», необходимых для построения линейных, двухступенчатых и пирамидальных дешифраторов различной сложности. 25 Таблица 6.1 Количество цепей «И», необходимых для построения дешифраторов Число входов дешифратора Число выходов дешифратора Число входов цепей «И» Линейный дешифратор Двухсту- пенчатый дешифратор Пирами- дальный дешифратор 2 3 4 5 6 7 8 4 8 16 32 64 128 256 8 24 64 160 384 896 2048 – 24 48 96 176 344 640 – 24 56 120 248 504 1016 Из табл. 6.1 видно, что при количестве входов два–три целе- сообразно строить линейный дешифратор, а при четырех и более входах экономичным является двухступенчатый дешифратор [3]. Микросхема К155ИД4 представляет собой два дешифрато- ра, принимающих двухразрядный код адреса А0, А1 (рис. 6.6). Дешифратор DCA имеет два входа разрешения: прямой Ea и инверсный Ea , а дешифратор DCB – только инверсные входы разрешения дешифрации .Eb Если микросхема К155ИД4 используется как мультиплек- сор, дешифратор DCA может принимать по входам Ea и Ea , как прямой, так и инверсный код. Состояния для обоих де- шифраторов как при дешифрации кода А0, А1, так и при де- мультиплексировании по адресу А0, А1 сведены в табл. 6.2. Микросхему можно использовать как дешифратор трехразряд- ного кода на восемь выходов и как демультиплексор от одно- го входа на восемь выходов. Соответствующие коды приведе- ны в табл. 6.3. Для дешифрации трехразрядного кода следует соединить Ea и .Eb (адресный вход А2), .Eb и Ea (вход раз- решения). 26 1 1 1 1 1 07 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 06 05 04 09 10 11 12 Ea Ea 03 А0 13 A1 Eb15 14 02 01 Eb 13 03 01 14 02 15 DC ИД4 09 10 11 12 07 06 05 04 A0 Y5 Y6 Y7 Y8 A1 Y1 Y2 Y3 Y4 Ea Ea Eb Eb Рис. 6.6. Логическая структура и условное графическое обозначение дешифратора-мультиплексора К155ИД4 27 Таблица 6.2 Состояние дешифратора К155ИД4 (дешифратор: два входа, четыре выхода; демультиплексор: один вход, четыре выхода) Вход Выход Адрес Разрешение Данные А0 А1 Ea Ea Y1 Y2 Y3 Y4 Х Х В Х В В В В Н Н Н В Н В В В Н В Н В В Н В В В Н Н В В В Н В В В Н В В В В Н В Х Х Н В В В В Таблица 6.3 Состояние дешифратора К155ИД4 (дешифратор: три входа, восемь выходов; демультиплексор: один вход, восемь выходов) Вход Выход Адрес Разрешение или данные 0 1 2 3 4 5 6 7 Ea и Ea А0 А1 Ea и Eb Y5 Y6 Y7 Y8 Y1 Y2 Y3 Y4 Х Х Х В В В В В В В В В Н Н Н Н Н В В В В В В В Н Н В Н В Н В В В В В В Н В Н Н В В Н В В В В В Н В В Н В В В Н В В В В В Н Н Н В В В В Н В В В В Н В Н В В В В В Н В В В В Н Н В В В В В В Н В В В В Н В В В В В В В Н 28 Порядок выполнения лабораторной работы 1. Подключить установку к питающей сети 220 В. 2. Включить тумблер «Сеть». 3. Ознакомиться с работой логических элементов 2И-НЕ, 4И-НЕ, 2И-2И-ИЛИ-НЕ и JK-триггера микросхем серии К155. 4. На экране осциллографа получить изображение сигналов с выходов генератора синхроимпульсов (4 мГц, 2 мГц, 1 мГц, 500 кГц). 5. На экране осциллографа получить временные диаграммы распределителя и формирователя. 6. Собрать на лабораторной установке схемы регистров, изображенные на рис. 6.1–6.3. 7. Используя логические элементы И-НЕ, разработать де- шифратор на два входа и четыре выхода и собрать его схему на элементах И-НЕ, расположенных на передней панели лабо- раторной установки. 8. Ознакомиться с принципиальной схемой и работой четы- рехразрядного универсального регистра сдвига К155ИР1 (см. рис. 6.4). 9. Ознакомиться с принципиальной схемой двухступенчато- го дешифратора на три входа и восемь выходов (см. рис. 6.5). 10. Ознакомиться с принципиальной схемой и работой де- шифратора-мультиплексора КМ155ИД4 (см. рис. 6.6). Содержание отчета 1. Цель работы. 2. Схемы регистров, изображенные на рис. 6.1, 6.2 и 6.3, краткое пояснение принципа их работы. 3. Схема четырехразрядного универсального регистра сдви- га К155ИР1 (рис. 6.4), краткое описание режимов его работы. 4. Выводы по работе. 29 Контрольные вопросы 1. Назначение и классификация регистров и дешифраторов. 2. Схемы построения регистров памяти. 3. Схемы построения регистров сдвига. 4. Схемы одноступенчатых дешифраторов. 5. Схемы двухступенчатых дешифраторов. 6. Как произвести сравнение дешифраторов? 7. Схема построения дешифратора-мультиплексора КМ155ИД4. Список использованных источников 1. Пятлин, О. А. Проектирование микроэлектронных цифро- вых устройств / О. А. Пятлин [и др.]. – М. : Советское радио, 1977. – 272 с. 2. Гутников, В. С. Интегральная электроника в измеритель- ных устройствах / В. С. Гутников. – Л. : Энергия, Ленингр. отд-ние, 1980. – 248 с. 3. Гутников, В. С. Интегральная электроника в измеритель- ных приборах / В. С. Гутников. – Л. : Энергия, 1974. – 144 с. 4. Справочник по интегральным микросхемам / под ред. Б. В. Тарабрина. – М. : Энергия, 1980. 30 Лабораторная работа № 7 ИЗУЧЕНИЕ ОДНОБАЙТНОГО СУММАТОРА ПАРАЛЛЕЛЬНОГО ТИПА Цель работы: изучить построение однобайтного сумматора параллельного типа с поразрядным последовательным перено- сом, со сквозным последовательным и с групповым переносом. Краткие теоретические сведения Сумматорами называются логические устройства, выпол- няющие операцию сложения двух чисел. В зависимости от спо- соба обработки чисел различают последовательные и парал- лельные сумматоры. Последовательные сумматоры строятся на основе одно- разрядной суммирующей схемы. В таких устройствах сложе- ние двух чисел производится поразрядно последовательно во времени. Параллельные сумматоры комбинационного типа строят, как правило, по каскадному принципу на основе композиции одно- разрядных суммирующих схем, причем обработка чисел в та- ких устройствах производится одновременно во всех разрядах. Логическое проектирование в этом случае сводится к синтезу одноразрядных сумматоров и организации цепей переноса в со- ответствии с заданными требованиями на быстродействие [1]. Одноразрядные суммирующие схемы различают по числу входов. Рассмотрим синтез одноразрядных суммирующих схем на два входа iA и iB . Их часто называют полусумматорными или сумматорами по модулю 2. Выходными сигналами такого устройства являются сумма iS и перенос iP , который при суммировании по модулю 2 не используется. Работа полусум- матора может быть задана табл. 7.1, в соответствии с которой iS и iP могут быть записаны в виде 31 , . i i i i i i i i S A B A B P A B       (7.1) При построении сумматоров на ИС обычно ставится задача оптимального проектирования для удовлетворения требования максимального быстродействия и обеспечения минимального количества однотипных логических элементов. Быстродействие устройств на ИС в основном определяется задержкой логиче- ских элементов НЕ. Поэтому для получения максимального быстродействия сумматоров необходимо проектировать схему с минимальным числом последовательно соединенных элемен- тов НЕ. Отсюда предпочтительным при построении комби- национных схем с максимальным быстродействием является функционально избыточный базис И-ИЛИ-НЕ. Таблица 7.1 Таблица истинности полусумматора iA iB iS iP 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 Рассмотрим реализацию полусумматора на логических эле- ментах И-ИЛИ-НЕ. Для этого представим выражение для пере- ключающих функций iS (7.1) в виде структурного уравнения: i i i i iS A B AB  . Схемное решение для этой функции с учетом цепи образо- вания переноса показано на рис. 7.1 [2]. 32 Рис. 7.1. Примеры структуры полусумматоров, использующих прямые и инверсные коды слагаемых: а – схема, выполненная на элементах И-ИЛИ-НЕ; б – схема, выполненная на элементах И-НЕ с разделением цепей функций iS , iP ; в – схема, выполненная на элементах И-НЕ с объединением цепей iS , iP Поскольку коэффициент разветвления по выходу логиче- ского элемента И в интегральных схемах, как правило, не пре- вышает единицы, то при реализации переключательной функ- ции iP для однотипности применяется элемент И-ИЛИ-НЕ, в котором в силу использования только одного входа элемен- тов И выполняется функция ИЛИ-НЕ. Тогда функция iP мо- жет быть представлена структурным уравнением i i iP A B  . а б в 33 Максимальное быстродействие полусумматора, выполнен- ного на логических элементах И-ИЛИ-НЕ, определяется вре- менем задержки одного элемента НЕ. Представим выражение (7.1) в форме, удобной для реали- зации на логических элементах И-НЕ: , . i i i i i i i i S A B A B P A B        (7.2) На рис. 7.1, б показана структура, построенная по уравне- ниям (7.2). Схема содержит четыре логических элемента И-НЕ и один инвертор. Время суммирования ее определяется за- держкой двух последовательно соединенных элементов НЕ. С целью сокращения количества логических элементов, не- обходимых для построения сумматора, преобразуем переклю- чательную функцию iS (7.1) так, чтобы использовать общий логический элемент для реализации как функции суммы, так и функции переноса. Тогда система логических формул для ин- версных значений iS , iP может быть представлена следую- щим образом: , . i i i i i i i i S A B A B P A B        Описание лабораторной установки Функционально установка состоит: – из задающе-управляющей части; – исполнительной части; – блока питания [3]. 34 Задающе-управляющая часть служит для управления про- цессом сложения и состоит из тумблерных регистров для за- дания слагаемых, генератора и распределителя импульсов, вырабатывающих управляющие сигналы. Генератор и распре- делитель импульсов вырабатывают серию сигналов в следу- ющей последовательности: – «начало цикла» – сигнал для синхронизации развертки осциллографа; – «гашение» – подготавливает схемы к приему слагаемых; – «одно слагаемое» – пропускает слагаемое «А» на сум- матор; – «сложить» – подает на сумматор слагаемое «В»; – «перенос» – обеспечивает распространение сигнала пере- носа. Порядок следования управляющих сигналов приведен на вре- менных диаграммах, изображенных на передней панели лабора- торной установки. На сумматоры эти сигналы могут поступать непрерывно с частотой 125 кГц и однократно после нажатия кнопки «Пуск». Режимы «непрерывный» и «одиночный» устанавливаются переключателем режимов, расположенном на передней пане- ли установки. В «одиночном» режиме поступление управляю- щих сигналов в схемы сумматоров управляется состоянием триггера DD3.2 (рис. 7.2). После нажатия кнопки «Пуск» сиг- нал, выработанный генератором одиночных импульсов (DD4, DD5, DD6, DD7.1), устанавливает триггер DD3.2 в положе- ние «1». При этом выходные вентили распределителя импуль- сов открыты для прохождения сигналов в схеме сумматоров [3]. Импульсом «конец цикла» распределителя триггер сбрасы- вает в состояние «0» и закрывает выходные вентили распре- делителя импульсов. В непрерывном режиме работы на управляющие входы вы- ходного каскада распределителя поступает постоянное напря- жение +5 В через резистор R5 = 1 кОм. 35 Рис. 7.2. Схема генератора и распределителя импульсов 36 Сигналы управления вырабатываются распределителем им- пульсов, построенном на дешифраторе, задействованном с вы- ходом счетчика (DD8–DD10). Запуск счетчика осуществляется сигналом частотой 1 мГц. Частота задающего генератора (DD1) – 2 МГц, стробирова- ние выходов дешифратора осуществляется сигналами 1 МГц и 2 МГц (длительность выходных импульсов 0,5 мкс и 0,25 мкс). Формирование сигнала переноса происходит по заднему фронту сигнала «сложить» формирователем, построенном на элементе DD18. Фронт сигнала «перенос» может совпадать с задним фрон- том сигнала «сложить» при положении тумблера переноса и может быть задержан относительно заднего фронта сигнала «сложить» не менее, чем на 50 нс при положении «II» тумбле- ра переноса. Исполнительная часть состоит из трех сумматоров с раз- личными видами переноса. На лицевой панели установки схемы сумматоров нанесены в следующей последовательно- сти (рис. 7.3): – верхний ряд-сумматор со сквозным последовательным переносом; – средний ряд-сумматор со сквозным переносом; – нижний ряд-сумматор с групповым переносом. Накапливающий сумматор с поразрядным последователь- ным переносом построен на триггерах D типа (рис. 7.4). Сиг- нал поразрядного переноса длительностью 0,3 мкс 20 % формируется дифференцирующей цепочкой, работающей от отрицательного фронта сигнала переноса напряжения на еди- ничном выходе триггера. Для задержки межразрядных пере- носов используется линия задержки на 0,25 мкс. Общая за- держка в тракте переноса 0,3 мкс 20 % [3]. 1 Рис. 7.3. Схемы сумматоров на лицевой панели лабораторной установки: а – со сквозным последовательным переносом; б – со сквозным переносом; в – с групповым переносом а б в 3 7 1 Рис. 7.4. Схема сумматора с последовательным переносом (разряды 0 32 ,..., 2 ) 3 8 39 С целью выявления практической задержки в цепь перено- са из первого во второй разряд сумматора включена задержка от 0,05 до 0,25 мкс через 0,05 мкс. Общая величина задержки с учетом формирующих элементов составляет соответственно 0,1; 0,15; 0,20; 0,25; 0,30 мкс с отключением 20 %. На диапазонах задержки 0,25 и 0,3 мкс происходит четное разделение сигналов «сложить» и «перенос» из первого разряда. При сбрасывании триггера в «0» в такте «гашение» может возникнуть ложный сигнал переноса, который проходит на вход следующего разряда. Действие его на триггер сумматора блокируется сигналом «гашение», имеющим большую дли- тельность на входе R. Контрольные точки, выведенные на лицевую панель, поз- воляют наблюдать следующие сигнала: – сумму в данном разряде; – перенос, сформированный в данном разряде; – задержанный перенос, поступающий в следующий разряд сумматора; – импульсы на суммирующем входе триггера за весь цикл сложения. Временные диаграммы суммирования чисел А = 11111111 и B = 000000001 показаны на рис. 7.5. Основу накапливающего сумматора со сквозным последо- вательным переносом составляют триггеры JK типа. Схема сумматора (четырех разрядов) приведена на рис. 7.6. Сигналы со схем объединения слагаемых А и В (DD2, DD4) поступают на входы суммирующих элементов всех сумматоров. Вследствие особенности работы JK-триггеров (JK-триггер переключается по заднему фронту положительного сигнала на входе С) можно не включать линию задержки в тракт пораз- рядного переноса, поскольку задержка на длительность сигна- ла получается автоматически. 40 Рис. 7.5. Временные диаграммы работы сумматора с последовательным переносом 42 Рис. 7.6. Сумматор со сквозным переносом (разряды 0 32 ,..., 2 ) 4 1 42 Сигнал переноса формируется в соответствии с формулой 1K K K KÐ Ñ Ð G   , где KÑ – условие сквозной передачи переноса через K-й разряд; 1KÐ  – перенос из (K – 1)-го разряда сумматора; KG – перенос, выработанный в K-м разряде. K K KG a b  , где ,K Ka b – разряды слагаемых. K K K K KC a b a b    . Так как для формирования суммы счетный триггер, кото- рый реализует функцию mod2, то для формирования выра- ботанного переноса удобно в данном случае пользоваться формулой ( )K K K K K K K K K KG a b Ñ b a b a b b       . При этом функция KÑ реализуется на инверсном выходе триггера после выполнения такта «сложить». Применена схе- ма с коммутирующим импульсом переноса. Сигналом комму- тации является сигнал «Перенос». Для реализации схем формирования переноса используется микросхема K155ЛА4 (три трехвходовых элемента И-НЕ – DD10–DD12): один элемент И-НЕ формирует выработанный в данном разряде перенос, другой – сквозной перенос, а третий – выполняет функцию ИЛИ-НЕ для инверсных значений сквозно- го и выработанного переносов. Сигнал «перенос» должен быть задержан относительно заднего фронта сигнала «сложить» не менее, чем на 50 нс (положение «II» тумблера), тогда формиру- ется сигнал сложного переноса, благодаря задержке переходных процессов в триггере (при кодах слагаемых A = 0, B = 1). 43 Работа сумматоров для кодов A = 11111111 и B = 00000001 иллюстрируется временными диаграммами на рис. 7.7. В каждом разряде на лицевую панель выводятся следую- щие сигналы: – сигнал на входе суммирующего элемента; – сумма в данном разряде; – перенос, возникающий в данном разряде (инверсный); – сквозной перенос через данный разряд (инверсный); – общий перенос из данного разряда. Накапливающий сумматор с групповым переносом также построен на JK-триггерах (рис. 7.8) с группами равной длины (два разряда в каждой группе). Значение переноса в данном сумматоре определяется по формуле ÓÑÊ 1 1 1i i i i i iÐ P C G G G G        , где iP – сигнал переноса в младший разряд группы, i = 1, 3, 5, 7; 1,i iC C  – условия сквозного распространения переноса в разрядах группы; 1,i iG G  – условия возникновения переноса в разрядах группы. ÓÑÊÐ можно представить в виде ÓÑÊ 1 1 1 1( )ii i i i i i iÐ P S S S b S S b           , где 1i i iP S S   – сквозной перенос через оба разряда группы, ко- торый имеет место при сумме в i, i + 1 разрядах 1 1i iS S   ; 1( )i i iS b S   – условия возникновения переноса в младшем разряде группы ( )i iS b и передачи его через следующий раз- ряд группы ( 1iS  ); 1 1i iS b  – условие возникновения переноса в старшем разряде группы. 44 Рис. 7.7. Временные диаграммы сумматора со сквозным переносом 45 Рис. 7.8. Схема сумматора с групповым переносом (разряды 0 32 ,..., 2 ) Временные диаграммы работы сумматора для кодов А = = 11111111 и В = 00000001 приведены на рис. 7.9. 46 Рис. 7.9. Временные диаграммы работы сумматора с групповым переносом 47 Порядок выполнения лабораторной работы 1. Изучить правила безопасности при работе на стенде. 2. Изучить описание лабораторного стенда. 3. Вставить вилку в сеть и включить тумблер «Сеть» на лице- вой панели стенда. При этом должен загореться индикатор сети. 4. Набрать тумблерными регистрами для задания слагае- мых числа А = 11111111 и В = 00000001. 5. Переключателем индикатора суммы установить требуемое положение («последовательный», «сквозной» или «групповой»). 6. Переключателем установить режим работы сумматора («непрерывный» или «одиночный»). При положении переклю- чателя «одиночный» нажатием кнопки «Пуск» произвести сум- мирование чисел А и В. Результат сложения определить с по- мощью индикатора суммы (рис. 7.10). 7. С помощью двухлучевого осциллографа определить фор- му и взаимное расположение управляющих импульсов. 8. С помощью осциллографа пронаблюдать следующие сигналы: а) сумму в данном разряде; б) перенос, сформированный в данном разряде; в) задержанный перенос, поступающий в следующий раз- ряд сумматора; г) импульсы на суммирующем входе триггера за весь цикл сложения. 9. Для выявления критической задержки в сумматор с по- разрядным последовательным переносом в цепь переноса между первым и вторым разрядом последовательно включать элементы задержки на 0,1; 0,15; 0,20; 0,25; 0,30 мкс. Опреде- лить, при каких временных задержках происходит четкое раз- деление сигналов «сложить» и «переноса» из первого разряда. 48 Рис. 7.10. Схема индикатора суммы 49 Содержание отчета 1. Цель работы. 2. Схемы сумматоров тремя видами переноса (поразрядным последовательным переносом, со сквозным последователь- ным, с групповым). 3. Осциллограммы управляющих импульсов. 4. Осциллограммы с выходов восьмых разрядов каждого сумматора, позволяющие сравнить быстродействие схем при сложении двух чисел А = 11111111 и В = 00000001. 5. Выводы по работе. Контрольные вопросы 1. Назначение сумматоров и их применение в устройствах ЧПУ. 2. Как различаются сумматоры в зависимости от способа обработки чисел? 3. Как осуществляется сложение в последовательных и па- раллельных сумматорах? 4. Схема полусумматора или сумматора по модулю 2. 5. От чего зависит быстродействие устройств на интеграль- ных схемах? 6. Схема полусумматора на элементах И-НЕ. 7. Схема полусумматора на элементах И-ИЛИ-НЕ. 8. Схема и принцип действия сумматора с поразрядным по- следовательным переносом. 9. Схема и принцип действия сумматора со сквозным по- следовательным переносом. 10. Схема и принцип действия сумматора с групповым пе- реносом. 50 Список использованных источников 1. Проектирование микроэлектронных цифровых устройств. – М. : Советское радио, 1977. 2. Титце, У. Полупроводниковая схемотехника : справочное руководство : пер. с нем. / У. Титце, К. Шенк. – М. : Мир, 1982. 3. Установка для изучения сумматоров (однобайтный сум- матор параллельного типа) УМ13 : паспорт. 51 Содержание Лабораторная работа № 5 ИЗУЧЕНИЕ РЕВЕРСИВНОГО СЧЕТЧИКА ............................. 3 Лабораторная работа № 6 ИЗУЧЕНИЕ РЕГИСТРОВ И ДЕШИФРАТОРОВ ................... 17 Лабораторная работа № 7 ИЗУЧЕНИЕ ОДНОБАЙТНОГО СУММАТОРА ПАРАЛЛЕЛЬНОГО ТИПА ........................................................ 30 52 Учебное издание ОСНОВЫ СХЕМОТЕХНИКИ Лабораторный практикум для студентов дневного и заочного отделения ФИТР специальности 1-53 01 05 «Автоматизированные электроприводы» Составитель ВАСИЛЬЕВ Сергей Васильевич Редактор Т. В. Грищенкова Компьютерная верстка Н. А. Школьниковой Подписано в печать 29.01.2013. Формат 6084 1/16. Бумага офсетная. Ризография. Усл. печ. л. 3,02. Уч.-изд. л. 2,36. Тираж 100. Заказ 888. Издатель и полиграфическое исполнение: Белорусский национальный технический университет. ЛИ № 02330/0494349 от 16.03.2009. Пр. Независимости, 65. 220013, г. Минск.